深圳定制网站制作报价,网络交易平台,济宁热点网络科技有限公司,百度云#x1f449;个人主页#xff1a;highman110 #x1f449;作者简介#xff1a;一名硬件工程师#xff0c;持续学习#xff0c;不断记录#xff0c;保持思考#xff0c;输出干货内容 参考资料#xff1a;《镁光DDR3数据手册》 、《JESD79-3E》 最近忙于工作#xff0… 个人主页highman110 作者简介一名硬件工程师持续学习不断记录保持思考输出干货内容 参考资料《镁光DDR3数据手册》 、《JESD79-3E》 最近忙于工作好久没写了今天开始分享DDR3相关内容。
DDR3相对DDR2的变化 以上是镁光DDR3数据手册列出来的主要特性下面逐条解释 1、VDD VDDQ 1.5V ±0.075V DDR3核心电压和IO电压均为1.5VDDR为1.8V。 2、JEDEC-standard 1.8V I/O (SSTL_18-compatible) DDR3 IO电平为SSTL_15DDR2为SSTL_18。 3、差分DQS DDR3与DDR2一样。 4、8n预取架构 DDR3 8n预取DDR2 4n预取。 5、差分时钟输入 DDR3与DDR2一样。 6、8个内部bank DDR3与DDR2一样。 7、Nominal and dynamic on-die termination (ODT) DDR3增加了动态ODT功能。 8、Programmable CAS READ latency(CL) 可编程的CAS潜伏期DDR3和DDR2一样都可编程。 9、Posted CAS additive latency (AL) CAS前移DDR3和DDR2一样都可编程。 10、Programmable CAS WRITE latency (CWL) based on tCK DDR2的CWL READ latency - 1tCKDDR3好像没有这个限制需要再确认一下。 11、Fixed burst length (BL) of 8 and burst chop (BC) of 4(via the mode register set [MRS]) DDR2的BL 4或8由于DDR3升级为8n预取所以最小突发长度要求就是8DDR3支持burst chop所谓chop就是切断BL8切掉一半就是BC4一次BC4需要时间和BL8是一样的只是有一半数据不要。不明白这个功能的目的是什么案例DM功能也能达到这个效果。 12、Selectable BC4 or BL8 on-the-fly (OTF) 这个OTF我琢磨了半天目前理解是这样的所谓on-the-fly翻译为运行中可以理解为子弹打出来了正在飞放到DDR里面就是读写操作正在进行常规情况下比如DDR2一次读写操作的突发长度是事先通过MR寄存器设定的在下发读命令或写命令时这个突发长度不会变而DDR3增加了在下发读写命令时通过A12引脚再来判断这次是BC4还是BL8如果A12为高则为BL8如果A12为低则为BC4。 13、Self refresh mode 这颗镁光的DDR3支持两种刷新速率壳温在85℃以下刷新周期为64ms壳温在85℃到95℃时刷新周期为32ms。壳温超过85℃主要是针对车规级的颗粒前面讲刷新功能时也提到过温度超过85℃以上的运行环境下数据保存时间相对较短所以需要快一些的刷新频率。此颗粒支持两种刷新方式设置SRT和ASR后面具体再阐述一下。 14、write leveling 这是DDR3引入的重要新特性。DDR IO的速率在不断提高原来的T型拓扑将无法满足信号完整性的要求为了减少走线分叉地址、控制、时钟线在DDR3中通常走flyby拓扑这样就带来一个问题时钟走flybyDQS和DQ又是一对一很显然距离CPU近的颗粒CLK走线短距离CPU远的颗粒时钟走线长这就导致每个颗粒的CLK和DQS的相位关系无法保持一致也就无法达到“同步”的目的所以必须要引入一个机制使每个颗粒的CLK和DQS保持同步也就是对齐这个机制就是write leveling。 15、Multipurpose register DDR3需要做时序校准既然要校准就需要预置一个特定的码型来做这个事这个多用途寄存器就是用来控制DQ、DM、DQS的数据输出来源是内存阵列还是这个预置校准码型具体后面详细分析。 16、Output driver calibration 也是DDR3为了更好的信号完整性表现引入的新功能ZQ校准后面详述。 DDR3 SDRAM芯片框图 如下是镁光2Gb x8颗粒框图 把DDR2的框图再贴出来一起对比 从上两图的对比可以看到DDR3相对DDR2增加了ZQ校准模块、增加了动态ODT调整RTT_WR、预取从4n升级为8n、突发长度支持BL8和BC4其他部分基本差不多不一一解释了。
DDR3 SDRAM的初始化 以上是初始化的时序图简单说明一下先是各电源按要求的时序上电然后是MR的设定按MR2、MR3、MR1、MR0的顺序最后是ZQ校准。 今天先到这里主要是概述后面详细介绍MR和DDR3的主要技术ODT、write leveling、ZQ校准。
