亚马逊做deal的网站,元器件商城网站建设,做app的流程,朋友做的网站图片不显示源自#xff1a;微信公众号 “数字芯片实验室”在IC设计中#xff0c;如果寄存器之间的组合逻辑延时过大#xff0c;可能会称为设计中的关键路径#xff0c;从而降低整个电路的工作频率。如下图所示#xff0c;是一个输入和输出寄存的算术计算逻辑。在set_input_delay和se…源自微信公众号 “数字芯片实验室” 在IC设计中如果寄存器之间的组合逻辑延时过大可能会称为设计中的关键路径从而降低整个电路的工作频率。如下图所示是一个输入和输出寄存的算术计算逻辑。在set_input_delay和set_output_delay默认为0的情况下触发器之间的组合逻辑成为限制电路工作频率的因素。Verilog 代码如下我们通过 create_clock –period 10 [get_ports clk]来约束时钟。Compile – report_timing :关键路径经过了多个乘法器和加法器延时为 0.98ns那么如何能提高该设计的工作频率答案就是流水线设计即增加“pipeline stage ”部分Verilog 代码如下Compile – report_timing 关键路径为乘法器延时为 0.78ns最后我们得出结论pipe line 分割了关键路径延时提高了整体设计的工作频率 25.6%。并且在该算术逻辑电路位数增多时性能提高越明显。
