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FPGA静态时序分析与约束#xff08;一#xff09;、理解亚稳态 FPGA静态时序分析与约束#xff08;二#xff09;、时序分析 文章目录 系列文章目录前言一、时序分析回顾二、打开vivado任意工程2.1 工程布局路由成功后#xff0c;点击vivado左侧**IMPLEMENT…系列文章目录
FPGA静态时序分析与约束一、理解亚稳态 FPGA静态时序分析与约束二、时序分析 文章目录 系列文章目录前言一、时序分析回顾二、打开vivado任意工程2.1 工程布局路由成功后点击vivado左侧**IMPLEMENTATION**-再点击**Report Timing Summary**2.2 在弹出的界面下面的命令栏点击**Timing**2.3 点击方框1里面的intra-Clock Paths 三、分析静态时序路径3.1 分析源时钟路径3.2 分析数据路径3.3 分析目的时钟路径 四、 计算建立时间余量 前言
前两篇文章介绍了什么是亚稳态以及静态时序分析但那些终究还是理论那么在实际工程中如何分析时序路径呢如何将理论转到实际呢
一、时序分析回顾
上篇文章我们知道了建立时间余量和保持时间余量公式为
数据到达时间 Data Arrival time Tclk1 Tco Tdata数据锁存时间 Data Required Time 锁存沿时间 Tclk2 - Tsu建立余量公式Setup Slack 数据锁存时间 - 数据抵达时间 数据保持时间 Data Hold Time Tclk1 Tco Tdata 时钟周期数据锁存时间 Data Required Time 锁存沿 Tclk2 Th保持余量 数据保持时间 - 数据锁存时间
二、打开vivado任意工程
平台vivado2020.1
2.1 工程布局路由成功后点击vivado左侧IMPLEMENTATION-再点击Report Timing Summary 2.2 在弹出的界面下面的命令栏点击Timing 方框1里 ①整个设计的时序总结如右边两个方框所示 ②整个设计里所有使用的时钟 ③相同时钟域路径 ④异步时钟域路径方框2显示的是建立时间总共的信息 ①最差建立时间余量 ②总的负建立时间余量之和 ③建立时间违规的节点路径数量 ④总的节点建立时间路径数量方框3显示的是保持时间总共的信息 ①最差的保持时间余量 ②总的负保持时间余量之和 ③保持时间违规的节点路径数量 ④总的节点保持时间路径数量
2.3 点击方框1里面的intra-Clock Paths
随便点击一个时钟域看右侧的路径 右侧会显示最差的时序的路径默认十条双击path21
为该路径的时序余量等于Data Required Time - Data Arrival time该路径源时钟这里是27M周期37.037ns该路径目的时钟因为这里是同时钟域下的节点路径所以也是27M周期37.037ns时序模型为建立时间理想的建立时间为一个周期参考FPGA静态时序分析与约束二、时序分析这条路径总的数据延迟时间Tdata时钟偏斜时钟的不确定性源时钟路径数据路径目的时钟路径 三、分析静态时序路径
3.1 分析源时钟路径 时钟从外部管脚进来经过IBUF延迟了1.526ns再经过走线net 延迟了2.18ns然后进入BUFG延迟了0.093ns最后经过走线net延迟了1.225ns到达源寄存器时钟端口总共源时钟路径Tclk1 1.526 2.18 0.093 1.225 5.024
3.2 分析数据路径 数据经过源寄存器Tco时间0.223ns数据经过走线net延迟了4.641ns数据再经过组合逻辑延迟了0.043ns数据最后经过走线延迟了5.485ns根据公式Data Arrival time Tclk1 Tco Tdata5.024 0.223 4.641 0.043 5.48515.417ns
3.3 分析目的时钟路径 锁存沿时间一个时钟周期37.037ns进入IBUF延迟了1.394ns经过走线延迟了2.022ns经过BUFG延迟了0.083走线延迟了1.444ns时钟悲观延迟由软件自动算出的延迟0.313ns时钟不确定性因素-0.035ns寄存器建立时间0.281nsData Required Time 锁存沿时间 Tclk2 - Tsu37.037 1.3942.0220.0831.4440.313 -0.035-0.28141.977ns
四、 计算建立时间余量
根据建立余量公式Setup Slack 数据锁存时间 - 数据抵达时间41.977-15.41726.560ns 和显示时间余量的一样。
以上就是对viavdo建立时间余量报告的解读保持时间同理。
FPGA静态时序分析与约束四、时序约束
