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一、信号串扰与功能故障
1、串扰的产生 芯片上的串扰是由互连线之间的寄生耦合引起的噪声这种耦合反映了物理世界非理想化的特性。随着芯片特征尺寸的细化互连线的物理尺寸以及间距变小从而导致互连线之间的耦合效应增大串扰随之产生并增强。 串扰会导致信号延迟和毛刺两类问题从而影响芯片的时序性能以及正常功能。在分析串扰时我们将产生串扰信号源的网络称为侵害网络aggressor net或attacker受到串扰的网络称为受害网络victom net。当侵害网络上的信号在0 和1电平之间变换时受害网络上会产生相应的串扰噪声这种转换噪声能使受害网络的信号转换变慢、变快或出现非单调转换等现象从而干扰或破坏信号。如果噪声使信号出现非单调转换便将产生一个伪脉冲叫做毛刺glitch。毛刺干扰有多种类型主要分为1过冲受害节点上的信号超过电源电压2下冲指受害节点上的信号低于接地电压。这些脉冲破坏了门电路所保存的状态使门电路不起作用或者起错误作用从而引起带有门电路输入的触发器和锁存器出现功能故障如下图所示。 2、噪声容限 CMOS电路单元可以承受一定程度的噪声而不会导致单元输出故障这种特性称为噪声抵抗能力我们通过噪声容限来对其说明。根据电压转换特征VTCVoltage transfer characteristic曲线当处于单位增益unity gain点时信号变化率最大这时噪声容限有两种定义方法单源噪声容限SSNMsingle-source noise margin和多源噪声容限MSNMmultiple-source noise margin。在工程中的实际噪声会来自电路中中的任意一级或多级。 侵害网络的信号可以是强型例如,上升时间短或转换率高high slew rate或者是弱型例如上升时间长或转换率低。信号串扰可以是相加性也可以是相减性的侵害网络和受害网络之间的相对信号极性决定它们之间的耦合或串扰效应即常说的米勒效应。
二、串扰信号分析 串扰会导致信号延迟和毛刺两类问题从而影响芯片的时序性能以及正常功能。目前工业界用于串扰分析采用的工具包括Cadence公司的CeltIC或Synopsys公司的PT分析串扰脉冲和串扰延迟。
1、串扰分析 串扰分析的内容主要分成两个方面即串扰脉冲的分析和串扰延迟的分析分别体现为电压敏感值的计算以及延迟的计算。串扰的分析可以在芯片设计的各个阶段进行它们都同时分析两种不同类型的噪声问题。 分析噪声时需要考虑的因素有时序窗timing window、噪声阈值设定、噪声库以及噪声模型的选择和耦合电容的过滤等。 1时间窗TWFtiming window format文档的应用是噪声分析中一个重要工具它可以比较实时地反映芯片实际工作时的信号翻转情况从而真实地分析噪声影响避免过于悲观的噪声分析结果从而降低设计的难度。 如图所示图中的两条相互影响的信号线O1和O2是经过I1和I2两个门电路传输过来的信号假设I1的信号转变窗是在2ns和6ns之间而I2的信号转换窗在5ns和9ns之间则两个信号只在5ns和6ns之间的时间域内相遇故只需在该范围内分析噪声即可如果的时间窗在2ns和5ns之间而I2信号的时间窗在6ns和9ns之间则这两个信号没有交错的时间故可以忽略其相互之间的噪声影响。EDA工具一般假设没有时间窗计算出噪声问题过滤低噪声网络然后读入时间窗对高噪声网络进行分析从而降低分析的复杂性和时间。 2在分析毛刺时需要制定噪声阈值的大小CeltIC的处理较为保守一般为20% Vdd 在Astro中一般默认为35% Vdd。也就是说在供电电压的多少百分比以内的噪声是安全的。 3噪声库和噪声模型的选择影响EDA工具进行噪声分析的精确性和时间在初步评估阶段一般选择精确度较为粗糙的算法从而完成噪声的快速评估在最后的sign-off阶段则需要选用精确度较高的算法从而精确地定义噪声问题所在。 对于延迟的计算先要考虑由侵害网络与受害网络之间的耦合电容和受害网络对地电容产生的瞬态电压根据下式决定受害网络的影响。 参数过滤也是减少计算复杂度的一种方法主要的参数有:绝对耦合电容、相对耦合电容、单个峰值耦合噪声及累计峰值耦合噪声。当两条信号线之间的耦合电容小于一定值时便忽略计算其噪声。当两条信号之间的耦合噪声小于一定的值也认为是没有噪声影响延迟计算主要有以下3种状况
最大可能延时:假设所有侵害网络静止用保持电阻计算。最小延时:侵害网络与受害网络同向用最快slew和最快vector计算。最大延时:侵害网络与受害网络反向用最慢slew和最慢vector计算。
2、串扰与延迟 耦合噪声也会改变关键路径延时导致电路建立或保持时间的违例。当串扰使信号转换变慢或变快时叫做串扰延迟通过增量延时分析可以捕捉到。 如上图所示所示输入in2从高电平变为低电平通过反相器后导线in2_x 电平由低变高。同时,与之相临近的互连线a1a2电平下降由于耦合电容的存在导致in2_x由低向高的翻转过程中出现短暂的电平下降过程使得上升时间增加。当a1的下降沿作用到受害网络该信号的转换变慢延迟明显增大会导致产生setup的时序违例。
3、电压降与串扰 电压降对于串扰的影响体现在两个方面毛刺的传播和延迟的变化。根据噪声容限的定义其中毛刺的传播会产生电路的误操作而延迟的变化则会产生setup和hold的时序违例。很多噪声sign-off的工具基本上都支持这种带IR Drop的噪声分析其中IR Drop文件有一定的格式它可以是EDA工具输出的文件也可以根据格式自己编写。
4、串扰与低功耗 随着低功耗指标的深入降低电压、多阈值单元、多电压区域等技术的应用以及工艺的发展和演变伴随低功耗而产生的一系列串扰问题也不可忽视。 单一通过降低电压实现的低功耗技术主要有自适应电压调变技术芯片的工作电压能够在一定范围内调整。从上面的分析得出降低电压则晶体管的噪声容限阈值变小可能会导致串扰脉冲的传播以及由不同路径上串扰延迟的增加而产生的setup和hold的时序违例这种情况下对于噪声的分析和优化相对比较简单只要解决最坏情况下的噪声问题即能保证芯片的稳定工作。 当采用多阈值多电压的技术时噪声分析难度在于每种不同类型的噪声库的建立以及EDA工具对于工艺变化影响的考虑。所以在低功耗条件下需要定义多种工艺条件进行分析。
三、信号串扰的预防与修复 解决串扰问题主要从预防串扰和修复串扰两个方面着手方法有:提高受害网络驱动器的驱动强度、在受害网络中插入缓冲器、降低侵害网络驱动器的驱动强度、将受害网络从主要侵害网络处移开等。
1、串扰预防
1保护受害网络 串扰产生在信号的转变过程中而时钟信号的翻转概率最高,故合理的设计时钟网络可以有效地预防串扰的产生。时钟网络及其他高扇出网络包含许多级逻辑电路时钟树网络中的每一个接收器都可能引起一个小的串扰增量这些由时钟源至目的地的延迟之和即总增量足可以引起一个很大的定时扰乱。将时钟网络布线间隔增加1倍或2倍再将时钟网络布线限制在拥挤程度不高的顶部金属层内可以有效消除时钟网络的串扰延迟。屏蔽时钟网络布线是另一种方法不过这种方法有一个缺点那就是时钟等待时间会因接地电容增大而增加。虽然增加间隔、采用屏蔽及利用保留金属层这3种方法适用于时钟和其他高扇出网络但它们都会占用额外的布线空间和资源。
2增强受害网络对串扰的免疫力 在串扰噪声干扰具有极强破坏性的异步网络上应尽量使用高驱动单元。在复位网络的结构中使用髙驱动单元可提髙潜在侵害网络的门限从而降低受害网络的受害程度和数量。 在时钟树综合阶段使用高驱动单元可降低串扰量减少时钟树和复位树上的受害网络。减少时钟树的插入延迟也意味着沿启动时钟和捕获时钟路径上累加的递增串扰增最更少。
2、串扰修复
1增强驱动器单元能力 通过对受害增强网络上的驱动器的单元驱动能力可以修复最大延迟扰乱。在不产生新扰乱的情况下修复受害网络我们可以根据串扰增量的大小来选择新驱动器强度由此确定单元扩容的程度。
2在受害网络上插入缓冲器 插入缓冲单元是处理信号完整性时一项有效的修复技术它可以解决因功能性故障、延迟和竞争条件race condition等现象造成的电容串扰噪声脉冲、过压与电压过低等问题。加入缓冲器的数量必须尽可能地少因为插入大量的缓冲器可能造成电路布局上的额外拥挤或混乱必须重新计算电路的寄生效应及时序信息从而延长设计的周期时间。此外若加入过多缓冲器反而会增加受害网络的数量。
3插入延迟单元 通过延迟单元插入可以修复最小延迟扰乱。该方法十分有效实现起来也很简单。在失效路径上将总的负slack除以延迟单元延迟值的保护间隔估计值取四舍五入的结果作为插入单元的数量便是在路径的两端点应该增加的延迟单元数量。
4调整布线 通过分析可以知道合理地利用互斥的网络不仅可以减少串扰还可以减小延迟从而提高芯片的功能。 为了自动执行网络排斥修复需要将网络隔离文件装入布线器中启用定时驱动的间隔并执行搜索和修复。也可以通过手工实现网络排斥来消除少量的扰乱。当受害网络处于拥挤区域时需检查信号环境并实施可能难以自动完成的定制修复。 网络排斥通常会减小失效路径上串扰增量值但是很多情况下这种减小的幅度还不足以修复扰乱。为了提高导线排斥一次通过的成功率可以利用最小比率变量来确定哪条扰乱路径包含在一组必定要通过网络排斥来修复的路径中。可将这一组路径传递给一个定制程序以便为布线器生成串扰制约条件。
3、虚拟串扰与靴值分析 我们这里介绍的虚拟串扰是噪声分析中采用的一种简捷方案。在一个具有百万门的SoC设计中总的网络net数目大约也是一百万条。为了分析一个受害网络受周围若干条侵害网络的作用总的噪声分析数量是很庞大的。过高或过低地处理侵害网络的作用都不是科学的方法。在CeltIC噪声分析中人们采用了统计学计算法将多条小信号侵害网络编辑成组并用一条虚拟侵害网络作为代表这样就极大地减小了动态计算工作量。 靴值bootstrap也称鞋值分析是低噪声电子学中常用的一种分析方法靴值噪声是作用于地线上的地冲或作用于电源上的上冲噪声干扰信号。 以上图中锁存器中的NMOS为例考虑其输入端并将它作为受害网络进行分析当它的数据输入端d 端口缺少buffer相连时尽管时钟信号clk为0靴值地冲噪声足够大时也会引起锁存器的错误导通。对于PMOS类似的靴值上冲噪声足够大时也会引起它的错误导通。
四、噪声数据库 噪声模型与噪声库是完成信号完整性分析的基础。不同的EDA工具提供商在建立噪声模型和噪声库时存在一定的差异。在0. 18um及以上工艺噪声问题并不严重用户一般用厂家提供的时序库. lib以及晶体管的SPICE模型定义电压及电压波动值通过make_cdb仿真建立cdB噪声库分析噪声问题。在0. 18um及以下工艺很多厂家都提供了相应EDA工具所使用的噪声模型和与其相对应的库。
1、噪声模型 噪声模型是建立噪声库时所用的模型模型决定了噪声分析的准确性。噪声模型分为标准单元噪声模型以及互连线的噪声模型 。 单元噪声模型是以标准单元为基础其建立的思想是以最简单的方法模拟晶体管的工作特性。晶体管的传统模型有BSIM3和BSIM4模型以及工业界通用的SPICE模型单元噪声模型的准确性一般与SPICE模型比较衡量。 用户可以自定义噪声UDNuser-defined noise模型它是在数模混合设计中针对于模拟的器件提出的一种模型。它只有逻辑单元层次cell-level view上的模型视窗没有晶体管级的视窗。它包含输人输出管脚的电容、输入噪声容限和非线型驱动输出传输曲线。
2、噪声数据库 目前工业界的噪声数据库主要有两个,一是Cadence公司在2000年推出并应用广泛的•cdB库另一个是Synopsys公司在2006年推出基于CCSM的外延. lib库。
3、互连线噪声模型 做噪声分析也要做互连线的RC提取尤其要关注互连线的耦合电容所产生的耦合噪声电压信号的大小。 基于噪声数据库的信号完整性分析还有许多内容这里仅简单介绍有兴趣可以查找资料深入了解。
