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JESD204B/C基于SERDESSERialization/DESerialization技术也就是串化和解串在发送端将多位并行的数据转换为1 bit的串行数据在接收端将串行数据恢复成原始的并行数据。 在JESD204接口出现以前数模转换器的数字接口绝大多数是差分LVDS的接口这就造成了布板的困难当PCB的密度很大的时候就需要增加板层从而造成印制板的成本上升。 而JESD204接口是串行接口能有效减少数据输出的差分对能最大限度的简化Layout。 因此JESD204是高密度板不可或缺的接口。但因其需要进行严格的同步和以及时延的测量 接口的逻辑会比LVDS接口复杂很多。 ADRV902x系列射频芯片支持JESD204B/C用来在transceiver和baseband processorFPGA之间传输ADC和DAC的samples数据最高serial lane rate可达24.33 Gbps。
逻辑分层
JESD204是一种高速的串行接口协议它规定了收发双方的同步机制告警机制及其告警后处理机制。 任何 一种复杂的接口协议都将遵从逻辑架构分层来进行描述。 JESD204也是如此遵从如下的逻辑分层 Application Layer通过应用层可以实现特殊用户配置接收端和发送端必须以相同方式进行配置以便正确传输和解读数据 Transport Layer传输层的功能是将ADC/DAC采集到的samples数据映射到非扰码的8-bit数据 映射模式 1 . a single converter to a single-lane link 2 . multiple converters in the same device to a single-lane link 3 . a single converter to a multi-lane link 4 . multiple converters in the same device to a multi-lane link 上述的四种模式是两个对象converterlink的几种组合一个是数据转换器converter的个数另外一个是对应的link的个数。 数据转换器就是对应的I/Q的数据组例如无线系统中都是采用complex数据有16-bit 的I和16-bit的Q那么对应的转换器个数就是2就类似I数据需要一个转换器来完成Q数据需要另一个转换器来完成(注意这里的转换器的个数和我们通常所说的物理的ADC/DAC个数有区别可以抽象为一个吞吐数据器件)。 通常情况下转换器的个数都是多个多通道这些转换器的数据可以一起来建链称之为single-lane link也可以分组建链称之为multi-lane link。 例一个ADC可以映射到一个单通道链路或者映射到一个多通道链路采样速率决定是否使用多个通道以便符合对通道速率的限制。 Scrambling Layer按照实际的运用可以选择对8-bit数据数据加扰或者不加扰加扰的主要目的是去除数据相关性。 Data Link Layer链接层在再整个JESD204中占有及其重要核心的地位。 它包含了 8-bit/10-bit JESD204B的编码过程 (64-bit/66-bit JESD204C) Tx和 Rx link的建立同步和维护。 8B/10B编码的状态机和码表如下图所示。 编码的目的就是去除数据中的DC-unbalanceCML电平中会增加直流偏置利用8B/10B编码可以实现平均而言包含等量1和0的平衡序列8-bit变为10-bit。 例如我们通常所说的 K28.5, 8-bit的时候为10111100编码后变成 0011111010。 Physical Layer物理层包含了完成高速并/串转换的SDRDES模块 时钟及时钟数据恢复模块CDR 。物理层也规定了接口的物理电器特性。
下图为ADRV902x中JESD204发射/接收逻辑分层框图 下图显示了从发射器件(ADC)到接收器件(FPGA)的简化JESD204B链路数据从一个ADC经由一个通道传输: JESD204链路建立
JESD204链路建立包括三个阶段CGSILAS和用户数据下面简单介绍下
代码组同步Code Group Synchronization 1 . 接收器通过拉低SYNC~引脚发出一个同步请求。 2 . 发送器发送未加扰的K28.5符号标准中称为K字符。 3 . 当接收器收到至少4个无错误的连续K28.5符号时同步然后将SYNC~引脚拉高CGS阶段结束ILAS阶段开始否则同步将失败链路留在CGS阶段。 初始通道对齐序列(Initial Lane Alignment Sequence)ILAS的主要作用是对齐链路的所有通道验证链路参数以及确定帧和多帧边界在接收器的输入数据流中的位置。ILAS由4个或更多多帧组成无论启用加扰链路参数与否ILAS始终是无加扰传输。 Multi-frame 1以R字符K28.0开始以A字符K28.3结束。 Multi-frame 2以R字符K28.0开始后接Q字符K28.4然后是14个链路的配置参数最后以A字符K28.3结束。 Multi-frame 3与Multi-frame 1相同。 Multi-frame 4与Multi-frame 1相同。用户数据CGS和ILAS阶段完成后发送器开始送出ADC数据。在这一阶段用户数据根据链路参数的定义以流形式从发送器传输到接收器。
Transceiver接收端
下面是ADRV902x transceiver接收端SERDES framer成帧器的框图
3个framer最多4 lanes。
下面是JESD204的参数介绍Desscription中参数的大小是针对ADRV902x的意义具有通用性 Fnumber of octets per frame
在ADRV902x中为了让JESD204配置有效lane rateseial bit rate for one lane必须在 3684.4 Mbps 到 16220.16 Mbps之间。lane rate的计算公式如下
每个framer可以接收本地converter的samples数据然后将它们映射到high speed serial lanes. 映射关系取决于JESD204的配置特别是lane的数量converter的数量和samples per converter。 下面是AD给出的M 2L 1S 1的一个例子
其中关于NG跟word的概念可以参考如下 NGs (nibble groups)contain N’ bits wordswords padded with tail bits Transceiver发射端
下面是ADRV902x transceiver发射端SERDES deframer解帧器的框图 2个deframer最多4 lanes。 deframer接收来自deserializer的8B10B/64B66B encoded data然后解码成converter的samples数据。下面是AD给出的M 4L 2S 1的一个例子
ADRV902x JESD配置样例
下面是AD给出的JESD204B的配置样例UseCase 13 for non-link sharing non-link sharing的意思就是ORx和Rx的samples数据不在一个framer里。其中使用了2个framerframer0framer1和一个deframerdeframer0。
