二手房网站平台怎么做,互联网保险产品,dream网站怎么做框架,企业网站开发需要目录 1、前言版本更新说明给读者的一封信FPGA就业高端项目培训计划免责声明 2、相关方案推荐我已有的FPGA视频拼接叠加融合方案本方案在Xilinx Kintex7 系列FPGA上的应用本方案在Xilinx Artix7 系列FPGA上的应用 3、设计思路框架视频源选择ov5640 i2c配置及采集动态彩条多路视频… 目录 1、前言版本更新说明给读者的一封信FPGA就业高端项目培训计划免责声明 2、相关方案推荐我已有的FPGA视频拼接叠加融合方案本方案在Xilinx Kintex7 系列FPGA上的应用本方案在Xilinx Artix7 系列FPGA上的应用 3、设计思路框架视频源选择ov5640 i2c配置及采集动态彩条多路视频拼接算法图像缓存视频输出PL端逻辑工程源码架构PS端SDK软件工程源码架构 4、工程源码11掌握1路视频拼接用法5、工程源码12掌握2路视频拼接6、工程源码13掌握3路视频拼接7、工程源码14掌握4路视频拼接8、工程源码15掌握8路视频拼接9、工程源码16掌握16路视频拼接10、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项 11、上板调试验证并演示准备工作工程11--1路视频叠加输出演示工程12--2路视频拼接输出演示工程13--3路视频拼接输出演示工程14--4路视频拼接输出演示工程15--8路视频拼接输出演示工程16--16路视频拼接输出演示 12、福利工程源码获取 FPGA高端项目Xilinx Zynq7020系列FPGA多路视频拼接 工程解决方案 提供6套工程源码和技术支持 1、前言
没玩过图像拼接都不好意思说自己玩儿过FPGA这是CSDN某大佬说过的一句话鄙人深信不疑。。。 图像拼接在实际项目中应用广泛特别是在医疗和军工行业目前市面上的图像拼接方案主要有Xilinx官方推出的Video Mixer方案和自己手撕代码的自定义方案Xilinx官方推出的Video Mixer方案直接调用IP通过SDK配置即可实现但他的使能难度较高且对FPGA资源要求也很高不太适合小规模FPGA在zynq和K7以上平台倒是很使用如果对Video Mixer方案感兴趣可以参考我之前的博客博客地址 点击直接前往
本文使用Xilinx的Zynq7000系列FPGA纯verilog代码实现多路视频图像拼接视频源有两种分别对应开发者手里有没有摄像头的情况一种是使用廉价的OV5640摄像头模组如果你的手里没有摄像头或者你的开发板没有摄像头接口则可使用代码内部生成的动态彩条模拟摄像头视频视频源的选择通过代码顶层的define宏定义进行默认使用ov5640作为视频源由于我的手里只有一个摄像头所以fpga采集数据后直接复制多份用来模拟多路摄像头输入使用我常用的FDMA方案实现图像的三帧缓存不同的视频缓存在DDR3中不同的地址读视频时一次性将视频缓存区域读完从而实现视频拼接的功能本视频拼接方案理论上也实现任意路视频拼接但受限于AXI4带宽和FPGA时钟频率我目前最多实现了16路视频拼接以4路视频拼接为例输出视频分辨率为1920x1080所以每路视频的分辨率就为960x540这样刚好4路视频占满输出屏幕看起来美观一些读出视频后用纯verilog显示的HDMI输出模块送显示器显示即可针对目前市面上主流的FPGA本纯verilog图像缩放方案一共移植了17套工程源码本博文介绍其中基于Xilinx Zynq7020系列FPGA的6套工程详情如下 这里说明一下提供的6套工程源码的作用和价值如下
工程源码111路视频叠加1080P背景输出 1路ov5640或者动态彩条输入HDMI输出输入视频分辨率960x540在输出1920x1080的背景下叠加960x540的图像输出目的是让读者掌握视频拼接的用法为后面的多路视频拼接打好基础
工程源码122路视频拼接 2路ov5640或者动态彩条输入HDMI输出输入视频分辨率960x540在输出1920x1080的背景下叠加2路960x540的图像输出即2路视频拼接输出目的是让读者掌握2路视频拼接的用法以便能够移植和设计自己的项目
工程源码133路视频拼接 3路ov5640或者动态彩条输入HDMI输出输入视频分辨率960x540在输出1920x1080的背景下叠加3路960x540的图像输出即3路视频拼接输出目的是让读者掌握3路视频拼接的用法以便能够移植和设计自己的项目
工程源码144路视频拼接 4路ov5640或者动态彩条输入HDMI输出输入视频分辨率960x540在输出1920x1080的背景下叠加4路960x540的图像输出即4路视频拼接输出目的是让读者掌握4路视频拼接的用法以便能够移植和设计自己的项目
工程源码158路视频拼接 8路ov5640或者动态彩条输入HDMI输出输入视频分辨率480x540在输出1920x1080的背景下叠加8路480x540的图像输出即8路视频拼接输出目的是让读者掌握8路视频拼接的用法以便能够移植和设计自己的项目
工程源码1616路视频拼接 16路ov5640或者动态彩条输入HDMI输出输入视频分辨率240x540在输出1920x1080的背景下叠加16路240x540的图像输出即3路视频拼接输出目的是让读者掌握16路视频拼接的用法以便能够移植和设计自己的项目
本博客详细描述了Xilinx Zynq7020系列FPGA多路视频拼接的设计方案工程代码可综合编译上板调试可直接项目移植适用于在校学生、研究生项目开发也适用于在职工程师做学习提升可应用于医疗、军工等行业的高速接口或图像处理领域 提供完整的、跑通的工程源码和技术支持 工程源码和技术支持的获取方式放在了文章末尾请耐心看到最后
版本更新说明
此版本为第3版之前根据读者的建议对第1版工程做了改进和更新形成如下的第2版 1增加了输入视频静态彩条的选择有的读者说他手里没有OV5640摄像头或者摄像头原理图和我的不一致导致在移植过程中困难很大基于此增加了静态彩条它由FPGA内部产生不需要外接摄像头就可以使用使用方法在后文有说明 2优化了FDMA之前的FDMA内AXI4的数据读写突发长度为256导致在低端FPGA上带宽不够从而图像质量不佳基于此将FDMA内AXI4的数据读写突发长度改为128 3优化了HDMI输出模块之前用的自定义IP有读者说IP无法更新虽能正常使用但看源码不方便基于此将HDMI输出模块改为纯verilog实现的直接了当
现在根据读者的建议又对第2版工程做了改进和更新形成如下的第3版 1将原来的静态彩条改为动态彩条视觉效果更佳 2新增了基于Xilinx Zynq7020平台的6套工程源码和基于Xilinx Artix7平台的4套工程源码使得该视频拼接方案更加具有通用性和移植性 3工程整体使用难度大大降低由于优化了整体代码架构代码量和行数减少了近45%仅需修改集合参数就能快速实现工程的移植和修改
给读者的一封信
FPGA作为当今热门行业入行门槛很高工资待遇不错一时间引无数英雄尽折腰但很多初学者甚至工程师都还有很多误区现给读者一封信如下 1、矮要承认挨打站稳 要学FPGA甚至吃这碗饭每个人都是从零基础开始的你对自己有自信认为你行就自学你不自信就找别人学和古代拜师学艺是一回事儿首先思维要符合逻辑 2、基础问题需要自己解决 最基础的知识比如verilog语法、vivado工具使用、模电数电基础常识、电脑使用、计算机基本结构。。。这些基础知识在网上都是免费的既有文字资料也有视频资料这些基础知识你一定要具备因为这是你能获得的性价比最高的东西了首先它免费其次它简单只需要你花时间不需要花脑子最后它重要这是你干FPGA的基础 3、有了源码等于零 你可能认为我有了源码就能做项目了我可以肯定的告诉你该醒醒了原子弹的详细原理和原料配方甚至生产工艺流程在网上都是公开的为啥全世界就那联合国几大流氓能造出来的同样的源码给你你看得懂吗你知道怎么用吗看不懂不会用的源码跟废物有什么区别你需要的是源码工程最完美的是源码工程技术支持有了源码就有了可开发的底层架构有了工程就知道源码或者模块怎么使用有了技术支持就可以根据源码修改开发自己的项目 4、先学会爬在学会跑 对于初学者没有资格研究代码你首先需要做的是对工程进行复现比如给你一个图像的工程你首先在自己的开发板上复现这个工程的功能然后再去阅读理解代码然后对代码的功能部分做小幅修改比如改一下接口增加几个输出接口比如加一个LED输出小幅修改后再慢慢增加修改幅度以符合自己的需求 5、学FPGA要不求甚解 学FPGA要不求甚解甚至不需要理解这句话咋听着有点不符合逻辑呢对于很多功能性模块而言你不需要理解它怎么实现的你只需要知道怎么使用它比如一个图像缩放模块这种东西都是很老的知识以你目前的知识水平该模块的代码你怎么看也看不懂的但你只要知道怎么使用它就行了知道怎么使用就能做项目就能在公司呆下去了原因很简单老板招你来是干活儿的不是招你来学习的那是学校的事儿如果要等什么都懂了才干活儿那公司早垮了学FPGA就是在实践中学习先上前线去干活边干边学在实践中遇到问题并主动去查资料问大佬理解问题才是成长最快的而不是一味的咬文嚼字刨根问底
FPGA就业高端项目培训计划
鉴于目前的FPGA就业和行业现状本博推出了FPGA就业高端项目培训纯verilog多路视频拼接 工程解决方案的计划该计划旨在让一部分人先学会FPGA纯verilog多路视频拼接提高从业者的技术水平和工资待遇详细计划如下 FPGA就业高端项目培训计划细节 1、我发你上述17套工程源码和对应的工程设计文档网盘链接你保存下载作为培训的核心资料 2、你根据自己的实际情况安装好对应的开发环境然后对着设计文档进行浅层次的学习 3、遇到不懂的随时问我包括代码、职业规划、就业咨询、人生规划、战略规划等等 4、每周末进行一次腾讯会议我会检查你的学习情况和面对面沟通交流 5、你可以移植代码到你自己的FPGA开发板上跑如果你没有板子你根据你自己的需求修改代码后编译工程把bit发我我帮你下载到我的板子上验证
免责声明
本工程及其源码即有自己写的一部分也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)若大佬们觉得有所冒犯请私信批评教育基于此本工程及其源码仅限于读者或粉丝个人学习和研究禁止用于商业用途若由于读者或粉丝自身原因用于商业用途所导致的法律问题与本博客及博主无关请谨慎使用。。。
2、相关方案推荐
我已有的FPGA视频拼接叠加融合方案
我的主页目前有FPGA视频拼接叠加融合专栏改专栏收录了我目前手里已有的FPGA视频拼接叠加融合方案从实现方式分类有基于HSL实现的视频拼接、基于纯verilog代码实现的视频拼接从应用上分为单路、2路、3路、4路、8路、16路视频拼接视频缩放拼接视频融合叠加从输入视频分类可分为OV5640摄像头视频拼接、SDI视频拼接、CameraLink视频拼接等等以下是专栏地址 点击直接前往
本方案在Xilinx Kintex7 系列FPGA上的应用
本方案适应于所有FPGA平台针对目前市面上主流的FPGA本博将本方案分别移植到了Xilinx 的Artix7、Kintex7、Zynq7020、紫光同创、高云等平台本文讲述的是在Xilinx Zynq7020系列FPGA上的应用想要直接应用于Xilinx Kintex7 系列FPGA的读者可以参考我之前写得博客以下是博客地址 点击直接前往
本方案在Xilinx Artix7 系列FPGA上的应用
本方案适应于所有FPGA平台针对目前市面上主流的FPGA本博将本方案分别移植到了Xilinx 的Artix7、Kintex7、Zynq7020、紫光同创、高云等平台本文讲述的是在Xilinx Zynq7020系列FPGA上的应用想要直接应用于Xilinx Artix7 系列FPGA的读者可以参考我之前写得博客以下是博客地址 点击直接前往
3、设计思路框架
本博客提供6套vivado工程源码设计框图如下
视频源选择
视频源有两种分别对应开发者手里有没有摄像头的情况一种是使用廉价的OV5640摄像头模组如果你的手里没有摄像头或者你的开发板没有摄像头接口则可使用代码内部生成的动态彩条模拟摄像头视频视频源的选择通过代码顶层的define宏定义进行默认使用ov5640作为视频源视频源的选择通过代码顶层的define宏定义进行如下 选择逻辑代码部分如下 选择逻辑如下 当(注释) define COLOR_TEST时输入源视频是ov5640摄像头 当(不注释) define COLOR_TEST时输入源视频是动态彩条
ov5640 i2c配置及采集
视频源有两种分别对应开发者手里有没有摄像头的情况一种是使用廉价的OV5640摄像头模组如果你的手里没有摄像头或者你的开发板没有摄像头接口则可使用代码内部生成的动态彩条模拟摄像头视频视频源的选择通过代码顶层的define宏定义进行默认使用ov5640作为视频源ov5640需要i2c配置才能使用需要i2c配置分辨率然后将DVP接口的两个时钟一个像素的GRB565视频数据采集为一个时钟一个像素的RGB565或者RGB888视频数据ov5640i2c配置及采集代码如下 ov5640配置和采集模块顶层参数如下
module helai_ov5640_rx #(parameter DELAY 1 , // 有的摄像头使用转接板与FPGA开发板连接可能需要考虑上电延时不需要是设为0parameter DEVID 8h78, // i2c 从机器件地址parameter IMAGE_WIDTH 1280 , // ov5640输出视频宽度parameter IMAGE_HEIGHT 720 , // ov5640输出视频高度parameter RGB_TYPE 1d0 // 设为0--输出RGB565设为1--输出RGB888
)(input clk_25m , // 固定输入 25M 时钟input rst_n , // 低电平复位output cmos_scl , // ov5640的scl接口inout cmos_sda , // ov5640的sda接口input cmos_pclk_i , // ov5640的pclk接口input cmos_href_i , // ov5640的href接口input cmos_vsync_i, // ov5640的vsync接口input [7:0] cmos_data_i , // ov5640的data接口output cmos_xclk_o , // ov5640的xclk接口如果你的摄像头自带晶振则此信号不需要output [23:0] ov5640_rgb , // 输出的RGB视频像素数据output ov5640_de , // 输出的RGB视频像素数据有效信号output ov5640_vs , // 输出的RGB视频场同步信号output ov5640_hs , // 输出的RGB视频行同步信号output cfg_done // ov5640配置完成拉高信号
);ov5640配置和采集模块的例化请参考工程源码的顶层代码
动态彩条
如果你的手里没有ov5640或者你得开发板没有ov5640接口则可使用代码内部生成的动态彩条模拟摄像头视频视频源的选择通过代码顶层的define宏定义进行动态彩条可配置为不同分辨率的视频视频的边框宽度动态移动方块的大小移动速度等都可以参数化配置动态彩条模块代码位置和顶层接口和例化如下 动态彩条模块的例化请参考工程源码的顶层代码
多路视频拼接算法
纯verilog多路视频拼接方案如下以4路OV5640摄像头拼接为例 输出屏幕分辨率为1920X1080 输入摄像头分辨率为960X540 4路输入刚好可以占满整个屏幕 多路视频的拼接显示原理如下 以把 2 个摄像头 CAM0 和 CAM1 输出到同一个显示器上为列为了把 2 个图像显示到 1 个显示器首先得搞清楚以下关系 hsize每 1 行图像实际在内存中占用的有效空间以 32bit 表示一个像素的时候占用内存大小为 hsize X 4 hstride用于设置每行图像第一个像素的地址,以 32bit 表示一个像素的时候 v_cnt X hstride X 4 vsize有效的行 因此很容易得出 cam0 的每行第一个像素的地址也是 v_cnt X hstride X 4 同理如果我们需要把 cam1 在 hsize 和 vsize 空间的任何位置显示我们只要关心 cam1 每一行图像第一个像素的地址可以用以下公式 v_cnt X hstride X 4 offset uifdma_dbuf 支持 stride 参数设置stride 参数可以设置输入数据 X(hsize)方向每一行数据的第一个像素到下一个起始像素的间隔地址利用 stride 参数可以非常方便地摆放输入视频到内存中的排列方式。 关于uifdma_dbuf可以参考我之前写的文章点击查看FDMA实现视频数据三帧缓存 根据以上铺垫每路摄像头缓存的基地址如下 CAM0ADDR_BASE0x80000000 CAM1ADDR_BASE0x80000000(1920-960)X4 CAM2ADDR_BASE0x80000000(1080-540)X1920X4 CAM3ADDR_BASE0x80000000(1080-540)X1920X4(1920-960)X4 地址设置完毕后基本就完事儿了 注意 注意 注意 在Zynq的地址分配中FDMA的基地址不是上述的0x80000000而是0x01000000因为0x00000000是Zynq内核启动及其片内外设的基地址所以不能以0x00000000作为PL端设备的基地址由于Zynq地址分配从0x00000000开始所以也不可能将FDMA基地址人为设置为0x80000000了
图像缓存
经常看我博客的老粉应该都知道我做图像缓存的套路是FDMA他的作用是将图像送入DDR中做3帧缓存再读出显示目的是匹配输入输出的时钟差和提高输出视频质量关于FDMA请参考我之前的博客博客地址点击直接前往 FDMA图像缓存架构如下图所示截图为4路视频拼接其他多路视频拼接与之类似 需要注意的是Xilinx系列的Artix7、Kintex7以及紫光和高云工程都使用DDR3作为缓存Zynq7020工程使用PS端的DDR3作为缓存Artix7、Kintex7工程调用MIG IP实现DDR3读写Zynq7020工程调用Zynq软核实现DDR3读写没有用到VDMA之类的IP所以不需要SDK配置
这里多路视频拼接时调用多路FDMA进行缓存具体讲就是每一路视频调用1路FDMA以4路视频拼接为例 调用4路FDMA其中三路配置为写模式因为这三路视频在这里只需要写入DDR3读出是由另一个FDMA完成配置如下 另外1路FDMA配置为读写模式因为4路视频需要同时一并读出配置如下 视频拼接的关键点在于4路视频在DDR3中缓存地址的不同还是以4路视频拼接为例4路FDMA的写地址以此为 第一路视频缓存写基地址0x80000000 第二路视频缓存写基地址0x80000f00 第三路视频缓存写基地址0x803f4800 第四路视频缓存写基地址0x803f5700 视频缓存读基地址0x80000000
视频输出
视频从FDMA读出后经过VGA时序模块和HDMI发送模块后输出显示器代码位置如下 VGA时序配置为1920X1080HDMI发送模块采用verilog代码手写可以用于FPGA的HDMI发送应用关于这个模块请参考我之前的博客博客地址点击直接前往
PL端逻辑工程源码架构
Xilinx Zynq7020 系列FPGA工程源码架构具有高度相似性以工程14为例截图如下
PS端SDK软件工程源码架构
Xilinx Zynq7020 系列FPGA纯verilog图像缩放工程没有用官方推荐的VDMA方案而是用了自定义的FDMA方案虽然不需要SDK配置但FDMA的AXI4接口时钟由Zynq提供所以需要运行SDK程序才能启动Zynq从而为PL端逻辑提供时钟由于不需要SDK配置所以SDK软件代码就变得极度简单只需运行一个“Hello World”即可如下
4、工程源码11掌握1路视频拼接用法
开发板FPGA型号Xilinx–Zynq7020–xc7z020clg400-2 开发环境Vivado2019.1 输入1路OV5640摄像头或动态彩条分辨率960x540 输出HDMI1080P分辨率下叠加1路960x540有效区域显示 工程作用掌握1路视频拼接用法 工程Block Design请参考第3章节“设计思路框架”的“图像缓存”小节内容 工程代码架构请参考第3章节“设计思路框架”的“工程源码架构”小节内容 工程的资源消耗和功耗如下
5、工程源码12掌握2路视频拼接
开发板FPGA型号Xilinx–Zynq7020–xc7z020clg400-2 开发环境Vivado2019.1 输入2路OV5640摄像头或动态彩条分辨率960x540 输出HDMI1080P分辨率下叠加2路960x540有效区域显示 工程作用掌握2路视频叠加1080P背景输出 工程Block Design请参考第3章节“设计思路框架”的“图像缓存”小节内容 工程代码架构请参考第3章节“设计思路框架”的“工程源码架构”小节内容 工程的资源消耗和功耗如下
6、工程源码13掌握3路视频拼接
开发板FPGA型号Xilinx–Zynq7020–xc7z020clg400-2 开发环境Vivado2019.1 输入3路OV5640摄像头或动态彩条分辨率960x540 输出HDMI1080P分辨率下叠加3路960x540有效区域显示 工程作用掌握3路视频叠加1080P背景输出 工程Block Design请参考第3章节“设计思路框架”的“图像缓存”小节内容 工程代码架构请参考第3章节“设计思路框架”的“工程源码架构”小节内容 工程的资源消耗和功耗如下
7、工程源码14掌握4路视频拼接
开发板FPGA型号Xilinx–Zynq7020–xc7z020clg400-2 开发环境Vivado2019.1 输入4路OV5640摄像头或动态彩条分辨率960x540 输出HDMI1080P分辨率下叠加4路960x540有效区域显示 工程作用掌握4路视频叠加1080P背景输出 工程Block Design请参考第3章节“设计思路框架”的“图像缓存”小节内容 工程代码架构请参考第3章节“设计思路框架”的“工程源码架构”小节内容 工程的资源消耗和功耗如下
8、工程源码15掌握8路视频拼接
开发板FPGA型号Xilinx–Zynq7020–xc7z020clg400-2 开发环境Vivado2019.1 输入8路OV5640摄像头或动态彩条分辨率480x540 输出HDMI1080P分辨率下叠加8路480x540有效区域显示 工程作用掌握8路视频叠加1080P背景输出 工程Block Design请参考第3章节“设计思路框架”的“图像缓存”小节内容 工程代码架构请参考第3章节“设计思路框架”的“工程源码架构”小节内容 工程的资源消耗和功耗如下
9、工程源码16掌握16路视频拼接
开发板FPGA型号Xilinx–Zynq7020–xc7z020clg400-2 开发环境Vivado2019.1 输入16路OV5640摄像头或动态彩条分辨率240x540 输出HDMI1080P分辨率下叠加16路240x540有效区域显示 工程作用掌握16路视频叠加1080P背景输出 工程Block Design请参考第3章节“设计思路框架”的“图像缓存”小节内容 工程代码架构请参考第3章节“设计思路框架”的“工程源码架构”小节内容 工程的资源消耗和功耗如下
10、工程移植说明
vivado版本不一致处理
1如果你的vivado版本与本工程vivado版本一致则直接打开工程 2如果你的vivado版本低于本工程vivado版本则需要打开工程后点击文件–另存为但此方法并不保险最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本 3如果你的vivado版本高于本工程vivado版本解决如下 打开工程后会发现IP都被锁住了如下 此时需要升级IP操作如下
FPGA型号不一致处理
如果你的FPGA型号与我的不一致则需要更改FPGA型号操作如下 更改FPGA型号后还需要升级IP升级IP的方法前面已经讲述了
其他注意事项
1由于每个板子的DDR不一定完全一样所以MIG IP需要根据你自己的原理图进行配置甚至可以直接删掉我这里原工程的MIG并重新添加IP重新配置 2根据你自己的原理图修改引脚约束在xdc文件中修改即可 3纯FPGA移植到Zynq需要在工程中添加zynq软核
11、上板调试验证并演示
准备工作
需要如下器材设备 1、FPGA开发板 2、OV5640摄像头或HDMI输入设备比如笔记本电脑两者都没有则使用动态彩条 2、HDMI连接线和显示器
工程11–1路视频叠加输出演示
工程11输出演示我将1路动态彩条和ov5640摄像头叠加输出的视频剪辑整理后如下 视频前半段为动态彩条输出 视频前后段为ov5640摄像头输出 1路视频叠加输出演示 工程12–2路视频拼接输出演示
工程12输出演示我将2路动态彩条和ov5640摄像头视频拼接输出的视频剪辑整理后如下 视频前半段为动态彩条输出 视频前后段为ov5640摄像头输出 2路视频拼接输出演示 工程13–3路视频拼接输出演示
工程13输出演示我将3路动态彩条和ov5640摄像头视频拼接输出的视频剪辑整理后如下 视频前半段为动态彩条输出 视频前后段为ov5640摄像头输出 3路视频拼接输出演示 工程14–4路视频拼接输出演示
工程14输出演示我将4路动态彩条和ov5640摄像头视频拼接输出的视频剪辑整理后如下 视频前半段为动态彩条输出 视频前后段为ov5640摄像头输出 4路视频拼接输出演示 工程15–8路视频拼接输出演示
工程15输出演示我将8路动态彩条和ov5640摄像头视频拼接输出的视频剪辑整理后如下 视频前半段为动态彩条输出 视频前后段为ov5640摄像头输出 8路视频拼接输出演示 工程16–16路视频拼接输出演示
工程16输出演示我将16路动态彩条和ov5640摄像头视频拼接输出的视频剪辑整理后如下 视频前半段为动态彩条输出 视频前后段为ov5640摄像头输出 16路视频拼接输出演示 12、福利工程源码获取
福利工程代码的获取 代码太大无法邮箱发送以某度网盘链接方式发送 资料获取方式私或者文章末尾的V名片。 网盘资料如下
