php网站开发都需要什么软件,快递网站推广怎么做,推荐购物网站建设,沈阳网站开发招聘时钟管理单元(Clock Management Tile, CMT) :
即时钟管理片,是FPGA器件中一个十分重要的时钟资源。能够对内部和外部的时钟去偏斜、去抖动,同时还支持频率合成、分倍频等功能。
举例#xff0c;下面这个例子数据从FIFO输出时钟频率为125MHZ#xff0c;这个时钟频率可以通过…时钟管理单元(Clock Management Tile, CMT) :
即时钟管理片,是FPGA器件中一个十分重要的时钟资源。能够对内部和外部的时钟去偏斜、去抖动,同时还支持频率合成、分倍频等功能。
举例下面这个例子数据从FIFO输出时钟频率为125MHZ这个时钟频率可以通过50M晶振产生的频率倍频得到但是时钟质量却很差。 所以使用CMT生成125MHZ的频率。 那么为什么CMT生成的时钟质量比倍频生成的时钟质量要好呢
看下图下图是赛灵思官方手册中给出的CMT的框图
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锁相环PLLPhase-Locked Loop是一种反馈控制电路常常用于利用 外部输入的参考信号控制环路内部振荡信号的频率和相位。锁相环在工作时 当输出信号的频率与输入信号的频率相等时输出电压与输入电压保持固定的 相位差值即输出电压与输入电压的相位被锁住因此得名锁相环。 PLL 就是所说的锁相环它能通过纯模拟电路产生一定 范围内频率、相位、占空比等可控的时钟。而 MMCMMixed-Mode Clock Manager混合模式时钟管理器则是在此之上通过数字电路设计增加了动态 调相的功能因此被称为混合模式时钟管理器。 用以下例子来实验
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打开vivado 创建工程 根据例子中的要求配置输出频率 点击ok 配置完成
然后编写测试文件
代码如下
timescale 1ns / 1ps
module pll_tb;wire clk100m; // output clk_out1wire clk100m_phase; // output clk_out2wire clk100m_duty; // output clk_out3wire clk200m; // output clk_out4// Status and control signalsreg resetn; // input resetnwire locked; // output locked// Clock in portsreg clk_in1;pll instance_name(// Clock out ports.clk_out1(clk100m), // output clk_out1.clk_out2(clk100m_phase), // output clk_out2.clk_out3(clk100m_duty), // output clk_out3.clk_out4(clk200m), // output clk_out4// Status and control signals.resetn(resetn), // input resetn.locked(locked), // output locked// Clock in ports.clk_in1(clk_in1)); initial clk_in1 1;always #10 clk_in1 ~clk_in1;initial beginresetn 1b0;#201;resetn 1b1;#20000;$stop;end
endmodule仿真波形 可以观察到输出波形与例子中的要求一致。
