可以做外链的网站有哪些,源码交易平台网站源码,网站改版会影响排名吗,wordpress 微信主题下载目录 1、前言免责声明 2、相关方案推荐本博已有的 SDI 编解码方案本方案的SDI接收转HDMI输出应用本方案的SDI纯verilog图像缩放视频拼接应用本方案的SDI HLS图像缩放视频拼接应用本方案的SDI视频编码动态字符叠加输出应用本方案的SDI视频编码多路视频融合视频叠加应用FPGA的SDI… 目录 1、前言免责声明 2、相关方案推荐本博已有的 SDI 编解码方案本方案的SDI接收转HDMI输出应用本方案的SDI纯verilog图像缩放视频拼接应用本方案的SDI HLS图像缩放视频拼接应用本方案的SDI视频编码动态字符叠加输出应用本方案的SDI视频编码多路视频融合视频叠加应用FPGA的SDI视频编解码项目培训 3、详细设计方案设计原理框图SDI 相机GS2971BT1120转RGB纯verilog图像缩放模块详解纯verilog图像缩放模块使用HLS图像缩放详解图像缓存HDMI输出工程1--源码架构工程2--源码架构工程3--源码架构 4、工程源码1详解--SDI接收纯verilog图像缩放FDMA缓存PL端DDR35、工程源码2详解--SDI接收纯verilog图像缩放FDMA缓存PS端DDR36、工程源码3详解--SDI接收HLS图像缩放VDMA缓存PS端DDR37、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项 8、上板调试验证准备工作输出视频演示 9、福利工程代码的获取 FPGA高端项目FPGA基于GS2971的SDI视频接收图像缩放提供3套工程源码和技术支持 1、前言
目前FPGA实现SDI视频编解码有两种方案一是使用专用编解码芯片比如典型的接收器GS2971发送器GS2972优点是简单比如GS2971接收器直接将SDI解码为并行的YCrCb422GS2972发送器直接将并行的YCrCb422编码为SDI视频缺点是成本较高可以百度一下GS2971和GS2972的价格另一种方案是使用FPGA逻辑资源部实现SDI编解码利用Xilinx系列FPGA的GTP/GTX资源实现解串利用Xilinx系列FPGA的SMPTE SDI资源实现SDI编解码优点是合理利用了FPGA资源GTP/GTX资源不用白不用缺点是操作难度大一些对FPGA开发者的技术水平要求较高。有意思的是这两种方案在本博这里都有对应的解决方案包括硬件的FPGA开发板、工程源码等等。
本设计基于Xilinx的Zynq7100-xc7z100ffg900-2中端FPGA开发板使用GS2971实现SDI视频接收图像缩放转HDMI输出输入源为一个HD-SDI相机也可以使用SD-SDI或者3G-SDI相机因为本设计是三种SDI视频自适应的同轴的SDI视频通过同轴线连接到GS2971转接板GS2971解码芯片将同轴的串行的SDI视频解码为并行的BT1120格式视频至此SDI视频解码操作已经完成可以进行常规的图像处理操作了本设计的目的是做图像缩放后输出解码的SDI视频针对目前市面上的主流项目需求本博设计了HDMI输出方式需要对解码BT1120视频进行转RGB图像缩放图像缓存操作本设计使用BT1120转RGB模块实现视频格式转换图像缩放采用两种方案方案1使用本博常用的纯verilog代码实现的图像缩放架构实现SDI的图像缩放操作将原始的1920x1080分辨率的SDI视频缩小为960x540当然读者也可以缩放为其他分辨率方案2使用本博常用的HLS实现的图像缩放架构实现SDI的图像缩放操作将原始的1920x1080分辨率的SDI视频缩小为960x540当然读者也可以缩放为其他分辨率图像缓存也使用两种架构一种是FDMA架构该架构简单灵活输入接口为VGA视频时序即用VS、DE、RGB数据另一种是VDMA架构该架构是Xilinx官方力推的架构输入接口为AXI4-Stream另外FDMA架构的视频既可以缓存到PL端DDR也可以缓存到PS端DDR针对不同的项目需求图像从DDR3读出后进入HDMI发送模块输出HDMI显示器本博客提供3套工程源码具体如下 现对上述三套工程源码做如下解释方便读者理解 工程源码1 输入视频为HD-SDI相机输入分辨率为1920x108030Hz经过GS2971解码BT1120转RGBFDMA图像缓存HDMI输出模块后以HDMI接口方式输出图像缩放方案采用纯verilog代码实现由1920x1080缩小为960x540此工程的FDMA图像缓存架构将视频缓存到PL端DDR3适应于纯FPGA项目比如可用于Xilinx的Artix7、Kintex7、Virtex7等FPGA
工程源码2 输入视频为HD-SDI相机输入分辨率为1920x108030Hz经过GS2971解码BT1120转RGBFDMA图像缓存HDMI输出模块后以HDMI接口方式输出图像缩放方案采用纯verilog代码实现由1920x1080缩小为960x540此工程的FDMA图像缓存架构将视频缓存到PS端DDR3适应于Zynq系列FPGA项目比如可用于Xilinx的Zynq7000系列、Zynq7000、Zynq UltraScale等FPGA
工程源码3 输入视频为HD-SDI相机输入分辨率为1920x108030Hz经过GS2971解码BT1120转RGBVDMA图像缓存HDMI输出模块后以HDMI接口方式输出图像缩放方案采用HLS图像缩放由1920x1080缩小为960x540此工程的VDMA图像缓存架构将视频缓存到PS端DDR3即可用于纯FPGA项目比如可用于Xilinx的Artix7、Kintex7、Virtex7等FPGA配合MicroBlaze也可用于Zynq系列FPGA项目比如可用于Xilinx的Zynq7000系列、Zynq7000、Zynq UltraScale等FPGA
本文详细描述了Xilinx的Zynq7100-xc7z100ffg900-2 FPGA开发板使用GS2971实现SDI视频接收图像缩放转HDMI输出工程代码编译通过后上板调试验证可直接项目移植适用于在校学生做毕业设计、研究生项目开发也适用于在职工程师做项目开发可应用于医疗、军工等行业的数字成像和图像传输领域 提供完整的、跑通的工程源码和技术支持 工程源码和技术支持的获取方式放在了文章末尾请耐心看到最后 关于MIPI协议请自行搜索csdn就有很多大佬讲得很详细我就不多写这块了
免责声明
本工程及其源码即有自己写的一部分也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)若大佬们觉得有所冒犯请私信批评教育基于此本工程及其源码仅限于读者或粉丝个人学习和研究禁止用于商业用途若由于读者或粉丝自身原因用于商业用途所导致的法律问题与本博客及博主无关请谨慎使用。。。
2、相关方案推荐
本博已有的 SDI 编解码方案
我的博客主页开设有SDI视频专栏里面全是FPGA编解码SDI的工程源码及博客介绍既有基于GS2971/GS2972的SDI编解码也有基于GTP/GTX资源的SDI编解码既有HD-SDI、3G-SDI也有6G-SDI、12G-SDI等专栏地址链接点击直接前往
本方案的SDI接收转HDMI输出应用
SDI视频解码后可以进行多种方式输出本应用采用HDMI输出本应用高度符合项目需求提供3套工程源码具体如下 上述所有工程源码均已上板调试通过详细设计说明请参考我之前的博客博客链接如下 点击之前前往
本方案的SDI纯verilog图像缩放视频拼接应用
SDI视频解码后可以进行多种图像处理本应用就是纯verilog图像缩放视频拼接有的项目需要对SDI图像进行缩放拼接本应用高度符合项目需求提供8套工程源码具体如下 上述所有工程源码均已上板调试通过详细设计说明等待本博更新对用的博客。。。
本方案的SDI HLS图像缩放视频拼接应用
SDI视频解码后可以进行多种图像处理本应用就是HLS图像缩放Video Mixer视频拼接有的项目需要对SDI图像进行缩放拼接本应用高度符合项目需求提供4套工程源码具体如下 上述所有工程源码均已上板调试通过详细设计说明等待本博更新对用的博客。。。
本方案的SDI视频编码动态字符叠加输出应用
SDI视频解码后可以进行动态字符叠加处理该方案广泛应用于医疗和军工本应用高度符合项目需求提供1套工程源码具体如下 上述所有工程源码均已上板调试通过详细设计说明等待本博更新对用的博客。。。
本方案的SDI视频编码多路视频融合视频叠加应用
SDI视频解码后可以进行多路视频融合视频叠加处理该方案广泛应用于医疗和军工本应用高度符合项目需求提供1套工程源码具体如下 上述所有工程源码均已上板调试通过详细设计说明等待本博更新对用的博客。。。
FPGA的SDI视频编解码项目培训
基于目前市面上FPGA的SDI视频编解码项目培训较少的特点本博专门开设了FPGA的SDI视频编解码高级项目培训班专门培训SDI视频的编解码具体培训计划细节如下 1、我发你上述全套工程源码和对应的工程设计文档网盘链接你保存下载作为培训的核心资料 2、你根据自己的实际情况安装好对应的开发环境然后对着设计文档进行浅层次的学习 3、遇到不懂的随时问我包括代码、职业规划、就业咨询、人生规划、战略规划等等 4、每周末进行一次腾讯会议我会检查你的学习情况和面对面沟通交流 5、你可以移植代码到你自己的FPGA开发板上跑如果你没有板子你根据你自己的需求修改代码后编译工程把bit发我我帮你下载到我的板子上验证或者你可以买我的开发板
3、详细设计方案
设计原理框图
工程源码1、2的设计原理框图如下该设计采用纯verilog代码缩放方案FDMA图像缓存方案 工程源码3的设计原理框图如下该设计采用HLS图像缩放方案VDMA图像缓存方案
SDI 相机
我用到的是SDI相机为HD-SDI相机输出分辨率为1920x108030Hz本工程对SDI相机的选择要求范围很宽可以是SD-SDI、HD-SDI、3G-SDI因为很设计对这三种SDI视频是自动识别并自适应的如果你的手里没有SDI相机也可以去某宝买HDMI转SDI盒子一百多块钱就可以搞定使用笔记本电脑模拟视频源用HDMI线连接HDMI转SDI盒子输出SDI视频做事视频源可以模拟SDI相机
GS2971
本设计采用GS2971芯片解码SDIGS2971不需要软件配置硬件电阻上下拉即可完成配置本设计配置为输出BT1120格式视频当然你在设计电路时也可以配置为输出CEA861格式视频GS2971硬件架构如下提供PDF格式原理图
BT1120转RGB
BT1120转RGB模块的作用是将SMPTE SD/HD/3G SDI IP核解码输出的BT1120视频转换为RGB888视频它由BT1120转CEA861模块、YUV422转YUV444模块、YUV444转RGB888三个模块组成该方案参考了Xilinx官方的设计BT1120转RGB模块代码架构如下
纯verilog图像缩放模块详解
图像缩放模块功能框图如下由跨时钟FIFO、插值RAM阵列构成跨时钟FIFO的目的是解决跨时钟域的问题比如从低分辨率视频放大到高分辨率视频时像素时钟必然需要变大这是就需要异步FIFO了插值算法和RAM阵列具体负责图像缩放算法层面的实现 插值算法和RAM阵列以ram和fifo为核心进行数据缓存和插值实现设计架构如下 图像缩放模块代码架构如下模块的例化请参考工程源码的顶层代码 图像缩放模块FIFO的选择可以调用工程对应的vivado工具自带的FIFO IP核也可以使用纯verilog实现的FIFO可通过接口参数选择图像缩放模块顶层接口如下
module helai_video_scale #(//---------------------------Parameters----------------------------------------parameter FIFO_TYPE xilinx, // xilinx for xilinx-fifo ; verilog for verilog-fifoparameter DATA_WIDTH 8 , //Width of input/output dataparameter CHANNELS 1 , //Number of channels of DATA_WIDTH, for color imagesparameter INPUT_X_RES_WIDTH 11 //Widths of input/output resolution control signals
)(input i_reset_n , // 输入--低电平复位信号input [INPUT_X_RES_WIDTH-1:0] i_src_video_width , // 输入视频--即缩放前视频的宽度input [INPUT_X_RES_WIDTH-1:0] i_src_video_height, // 输入视频--即缩放前视频的高度input [INPUT_X_RES_WIDTH-1:0] i_des_video_width , // 输出视频--即缩后前视频的宽度input [INPUT_X_RES_WIDTH-1:0] i_des_video_height, // 输出视频--即缩后前视频的高度input i_src_video_pclk , // 输入视频--即缩前视频的像素时钟input i_src_video_vs , // 输入视频--即缩前视频的场同步信号,必须为高电平有效input i_src_video_de , // 输入视频--即缩前视频的数据有效信号,必须为高电平有效input [DATA_WIDTH*CHANNELS-1:0] i_src_video_pixel , // 输入视频--即缩前视频的像素数据input i_des_video_pclk , // 输出视频--即缩后视频的像素时钟,一般为写入DDR缓存的时钟output o_des_video_vs , // 输出视频--即缩后视频的场同步信号,高电平有效output o_des_video_de , // 输出视频--即缩后视频的数据有效信号,高电平有效output [DATA_WIDTH*CHANNELS-1:0] o_des_video_pixel // 输出视频--即缩后视频的像素数据
);FIFO_TYPE选择原则如下 1总体原则选择xilinx好处大于选择verilog 2当你的FPGA逻辑资源不足时请选xilinx 3当你图像缩放的视频分辨率较大时请选xilinx 4当你的FPGA没有FIFO IP或者FIFO IP快用完了请选verilog 5当你向自学一下异步FIFO时请选verilog 6不同FPGA型号对应的工程FIFO_TYPE参数不一样但选择原则一样具体参考代码
2种插值算法的整合与选择 本设计将常用的双线性插值和邻域插值算法融合为一个代码中通过输入参数选择某一种算法 具体选择参数如下
input wire i_scaler_type //0--bilinear;1--neighbor通过输入i_scaler_type 的值即可选择 输入0选择双线性插值算法 输入1选择邻域插值算法 代码里的配置如下
纯verilog图像缩放模块使用
图像缩放模块使用非常简单顶层代码里设置了四个参数举例如下 上图视频通过图像缩放模块但不进行缩放操作旨在掌握图像缩放模块的用法如果需要将图像放大到1080P则修改为如下 当然需要修改的不仅仅这一个地方FDMA的配置也需要相应修改详情请参考代码但我想要证明的是图像缩放模块使用非常简单你都不需要知道它内部具体怎么实现的上手就能用
HLS图像缩放详解
该方案采用HLS方案C代码实现并综合成RTL后封装为IP可在vivado中调用该IP关于这个方案详情请参考我之前的博客博客链接如下 点击直接前往 该IP在vivado中的综合资源占用情况如下 HLS图像缩放需要在SDK中运行驱动和用户程序才能正常工作我在工程中给出了C语言程序具体参考工程源码
图像缓存
FDMA架构使用本博常用的FDMA图像缓存架构实现图像3帧缓存缓存介质为板载的DDR3FDMA图像缓存架构由FDMA、FDMA控制器、缓存帧选择器构成、Xilinx MIG IP核PL端、Zynq软核PS端构成图像缓存使用Xilinx vivado的Block Design设计以工程源码1为例如下图 关于FDMA更详细的介绍请参考我之前的博客博文链接如下 点击直接前往
VDMA架构使用Xilinx官方力推的VDMA图像缓存架构实现图像3帧缓存缓存介质为板载的PS端DDR3VDMA图像缓存架构由Video In to AXI4-Stream、VDMA、Zynq软核、Video Timing Controller、AXI4-Stream To Video Out构成图像缓存使用Xilinx vivado的Block Design设计如下图
HDMI输出
HDMI输出架构由VGA时序和HDMI输出模块构成VGA时序负责产生输出的1920x108060Hz的时序并控制FDMA数据读出HDMI输出模块负责将VGA的RGB视频转换为差分的TMDS视频代码架构如下 HDMI输出模块采用verilog代码手写可以用于FPGA的HDMI发送应用关于这个模块请参考我之前的博客博客地址点击直接前往
工程1–源码架构
工程源码1使用纯verilog图像缩放FDMA图像缓存架构Block Design和源码架构如下Block Design设计为图像缓存架构的部分缓存PL端DDR3
工程2–源码架构
工程源码2使用纯verilog图像缩放FDMA图像缓存架构Block Design和源码架构如下Block Design设计为图像缓存架构的部分缓存PS端DDR3因此需要运行SDK才能启动Zynq软核但SDK仅需运行一个简单的helloworld.c即可
工程2使用了自定义的FDMA方案虽然不需要SDK配置但FDMA的AXI4接口时钟由Zynq提供所以需要运行SDK程序才能启动Zynq从而为PL端逻辑提供时钟由于不需要SDK配置所以SDK软件代码就变得极度简单只需运行一个“Hello World”即可如下
工程3–源码架构
工程源码3使用HLS图像缩放VDMA图像缓存架构Block Design和源码架构如下Block Design设计为图像缓存架构的部分缓存PS端DDR3因此需要运行SDK才能启动Zynq软核SDK需运行VDMA的驱动 SDK代码架构如下
4、工程源码1详解–SDI接收纯verilog图像缩放FDMA缓存PL端DDR3
开发板FPGA型号Xilinx–Zynq7100–xc7z100ffg900-2 开发环境Vivado2019.1 输入HD-SDI相机分辨率1920x108030Hz 输出HDMI1080P分辨率下的960x540有效区域显示 缩放方案纯verilog图像缩放方案 输入输出缩放输入1920x1080–输出960x540 图像缓存方案FDMA方案 图像缓存路径PL端DDR3 工程作用此工程目的是让读者掌握FPGA实现SDI转HDMI的设计能力以便能够移植和设计自己的项目 工程Block Design和工程代码架构请参考第3章节“工程1–源码架构“小节内容 工程的资源消耗和功耗如下
5、工程源码2详解–SDI接收纯verilog图像缩放FDMA缓存PS端DDR3
开发板FPGA型号Xilinx–Kintex7–xc7k325tffg676-2 开发环境Vivado2019.1 输入HD-SDI相机分辨率1920x108030Hz 输出HDMI1080P分辨率下的960x540有效区域显示 缩放方案纯verilog图像缩放方案 输入输出缩放输入1920x1080–输出960x540 图像缓存方案FDMA方案 图像缓存路径PS端DDR3 工程作用此工程目的是让读者掌握FPGA实现SDI转SDI的设计能力以便能够移植和设计自己的项目 工程Block Design和工程代码架构请参考第3章节“工程2–源码架构“小节内容 工程的资源消耗和功耗如下
6、工程源码3详解–SDI接收HLS图像缩放VDMA缓存PS端DDR3
开发板FPGA型号Xilinx–Kintex7–xc7k325tffg676-2 开发环境Vivado2019.1 输入HD-SDI相机分辨率1920x108030Hz 输出HDMI1080P分辨率下的960x540有效区域显示 缩放方案HLS图像缩放方案 输入输出缩放输入1920x1080–输出960x540 图像缓存方案VDMA方案 图像缓存路径PS端DDR3 工程作用此工程目的是让读者掌握FPGA实现SDI转SDI的设计能力以便能够移植和设计自己的项目 工程Block Design和工程代码架构请参考第3章节“工程3 --源码架构“小节内容 工程的资源消耗和功耗如下
7、工程移植说明
vivado版本不一致处理
1如果你的vivado版本与本工程vivado版本一致则直接打开工程 2如果你的vivado版本低于本工程vivado版本则需要打开工程后点击文件–另存为但此方法并不保险最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本 3如果你的vivado版本高于本工程vivado版本解决如下 打开工程后会发现IP都被锁住了如下 此时需要升级IP操作如下
FPGA型号不一致处理
如果你的FPGA型号与我的不一致则需要更改FPGA型号操作如下 更改FPGA型号后还需要升级IP升级IP的方法前面已经讲述了
其他注意事项
1由于每个板子的DDR不一定完全一样所以MIG IP需要根据你自己的原理图进行配置甚至可以直接删掉我这里原工程的MIG并重新添加IP重新配置 2根据你自己的原理图修改引脚约束在xdc文件中修改即可 3纯FPGA移植到Zynq需要在工程中添加zynq软核
8、上板调试验证
准备工作
需要准备的器材如下 FPGA开发板 SDI摄像头 SDI转HDMI盒子 HDMI显示器 我的开发板了连接如下
输出视频演示
以工程1为例输出如下工程2、3输出效果与之一样 GS2971接收SDI视频-图像缩放 9、福利工程代码的获取
福利工程代码的获取 代码太大无法邮箱发送以某度网盘链接方式发送 资料获取方式私或者文章末尾的V名片。 网盘资料如下
