奢侈品商城网站建设方案,做智能家居网站,wordpress 登陆界面,一般网站可以自己做商城吗DDR电路简介
RK3588 DDR 控制器接口支持 JEDEC SDRAM 标准接口#xff0c;原理电路16位数据信号如图8-1所示#xff0c;地址、控制信号如图8-2所示#xff0c;电源信号如图8-3所示。电路控制器有如下特点#xff1a;
1、兼容 LPDDR4/LPDDR4X/LPDDR5 标准#xff1b;
2、…DDR电路简介
RK3588 DDR 控制器接口支持 JEDEC SDRAM 标准接口原理电路16位数据信号如图8-1所示地址、控制信号如图8-2所示电源信号如图8-3所示。电路控制器有如下特点
1、兼容 LPDDR4/LPDDR4X/LPDDR5 标准
2、支持 64bits 数据总线宽度由 4 个 16bits 的 DDR 通道组成每个通道容量最大寻址地址 8GB4个通道容量可支持总容量达到 32GB
3、两个 16bits 组成一个 32bits 通道2 个 32bits 通道(即图纸中 CH0、CH1 通道)不能采用不同容量的颗粒配置如 4GB2GB;
4、支持 Power Down、Self Refresh 等模式
5、具有动态 PVT 补偿的可编程输出和 ODT 阻抗调整。 图 8-1 RK3588 DDR部分数据信号管脚 图 8-2 RK3588 DDR部分地址、控制信号管脚 图 8-3 RK3588 DDR部分电源管脚 DDR电路设计建议
1、RK3588 DDR PHY 和各 DRAM 颗粒原理图保持与瑞芯微原厂设计一致性包含DDR电源部分的去耦电容
2、K3588 可支持 LPDDR4/LPDDR4X、LPDDR5这些 DRAM 具有不同 I/O 信号根据 DRAM 类型选择对应的信号
3、DQCA 顺序全部不支持对调如果PCB布线需要调整管脚与瑞芯微原厂FAE沟通
4、LPDDR4/4x/LPDDR5 的颗粒 ZQ 必须接 240ohm 1%到 VDDQ_DDR_S0 电源上
5、LPDDR4/4x 的颗粒 ODT_CA 必须接 10Kohm 5%到 VDD2_DDR_S3 电源上
6、内置 Retention 功能DDR 进入自刷新期间DDR 控制器端 DDR_CH_VDDQ_CKE 的电源脚需要保持供电其它电源可关闭DDR 颗粒的 VDDQ 电源在 tCKELCK 关闭 5ns 后也可以关闭其它电源不能关
7、LPDDR5 引入了 WCK 时钟LPDDR5 有两个工作时钟一个是 CK_t 和 CK_c用于控制命令、地址的操作一个是 WCK_t 和 WCK_cWCK 可以是 CK 频率的 2 倍或 4 倍运行当 Write 时WCK 是时钟也是 Write data strobe当 Read 时WCK 是 DQ 和 RDQS 的时钟RDQS 是 Read data strobe 信号
8、RK3588 支持 DVFSC Mode(运行 LPDDR5 时)DVFSC 模式支持在 VDD2L(0.9V)和 VDD2H(1.05V)两个电压之间进行切换即高频运行时采用 VDD2H 电压工作低频运行时采用 VDD2L 电压工作。 DDR 拓扑结构与匹配方式设计
1、LPDDR4/4x 2 颗 32bit 时DQ、CA 采用点对点拓扑结构如图8-4所示匹配方式为LPDDR4 颗粒 DQ、CLK、CMD、CA 都支持 ODT全部点对点连接即可
2、LPDDR5 2 颗 32bit 时DQ、CA 采用点对点拓扑结构如图8-5所示匹配方式为LPDDR5 颗粒 DQ、CLK、CMD、CA 都支持 ODT全部点对点连接即可。 图 8-4 LPDDR4 点对点拓扑结构 图 8-5 LPDDR5 点对点拓扑结构 DDR 电源设计和上电时序要求
1、RK3588 DDR PHY 供电电源汇总如表8-1所示 表8-1 RK3588 DDR PHY 供电电源 2、LPDDR4/4x/LPDDR5 颗粒供电电源汇总如表8-2所示 表8-2 LPDDR4/4x/LPDDR5 供电电源 DDR 电源设计电路建议
1. 采用双 PMIC 电源方案时供电电路
1.1 采用瑞芯微配套PMIC 型号为 RK806-2务必注意根据实际使用 DRAM 颗粒同步修改 PMIC2 RK806-2 FB9pin66的分压电阻阻值使得 VDDQ_DDR_S0 输出电压与颗粒相匹配如图8-6所示 图 8-6 RK806-2 BUCK9 FB参数调整 1.2 采用瑞芯微配套PMIC 型号为RK806-2务必注意根据实际使用DRAM颗粒同步修改PMIC2 RK806-2 FB9pin66的分压电阻阻值使得VDD2_DDR_S3输出电压与颗粒相匹配如图8-7所示 图 8-7 RK806-2 BUCK9 FB 参数调整 2. 采用单 PMIC 电源方案时供电电路
1、采用瑞芯微配套PMIC 型号为 RK806-1务必注意根据实际使用 DRAM 颗粒同步修改 PMIC RK806-1 FB9pin66的分压电阻阻值使得 VDDQ_DDR_S0 输出电压与颗粒相匹配如图8-8所示 图 8-8 nbsp;RK806-1 BUCK9 FB 参数调整 2、采用瑞芯微配套PMIC型号为RK806-1务必注意根据实际使用DRAM 颗粒同步修改PMIC RK806-1 FB6pin31的分压电阻阻值使得VDD2_DDR_S3输出电压与颗粒相匹配如图8-9所示 图 8-9 nbsp;RK806-1 BUCK6 FB 参数调整 3、瑞芯微原厂RK3588电路图纸参考模板里提供了LPDDR4 和 LPDDR4x 兼 容 设 计,需要注意的是必须根据实际物料选择相应的电路。贴 LPDDR4 颗粒时只需要贴 R3811 电阻R3808 不贴贴 LPDDR4x 颗粒时只需要贴 R3808 电阻R3811 不贴如图8-10所示。 图 8-10 nbsp;LPDDR4/LPDDR4x 兼容设计电源选择 DDR电路叠层与阻抗设计
8层通孔板1.6mm厚度叠层与阻抗设计
在8层通孔板叠层设计中顶层信号 L1 的参考平面为 L2底层信号 L8 的参考平面为 L7。建议层叠为TOP-Gnd-Signal-Power-Gnd-Signal-Gnd-Bottom基铜厚度建议全部采用 1oZ厚度为1.6mm。详细的叠层与阻抗设计过程见白皮书第2章。板厚推荐叠层如图8-11所示阻抗线宽线距如图8-12所示。 图 8-11 nbsp;8层通孔1.6mm厚度推荐叠层 图 8-12 nbsp;8层通孔1.6mm厚度各阻抗线宽线距 10层1阶HDI板1.6mm厚度叠层与阻抗设计
在10层1阶板叠层设计中顶层信号L1的参考平面为L2底层信号L10的参考平面为L9。建议层叠为TOP-Signal/Gnd-Gnd/Power-Signal-Gnd/Power-Gnd/Power-Gnd/Power-Signal-Gnd-Bottom其中L1L2L9L10建议采用1oZ其它内层采用HoZ。详细的叠层与阻抗设计过程见白皮书第2章。板厚推荐叠层如图8-13所示阻抗线宽线距如图8-14所示。 图8-13 nbsp;10层1阶HDI板叠层设计 图8-14 nbsp;10层1阶HDI板阻抗设计 10层2阶HDI板1.6mm厚度叠层与阻抗设计
在10层2阶板叠层设计中顶层信号L1的参考平面为L2底层信号L10的参考平面为L9。建议层叠为TOP-Gnd-Signal-Gnd-Power-Signal/Pow -Gnd-Signal-Gnd-Bottom其中L1L2L3L8L9L10建议采用1oZ其它内层采用HoZ。细的叠层与阻抗设计过程见白皮书第2章。板厚推荐叠层如图8-15所示阻抗线宽线距如图8-16与8-17所示。 图8-15 nbsp;10层2阶HDI板叠层设计 图8-16 nbsp;10层2阶HDI板单端阻抗设计图 图8-17 nbsp;10层2阶HDI板差分阻抗设计图 DDR电路阻抗线与阻抗要求
1、所有通道数据DQ、DM单端信号阻抗40欧姆如果叠层无法满足40欧目标阻抗至少保证阻抗满足45ohm±10%40欧目标阻抗信号余量会更大45欧目标阻抗信号余量会更小如图8-18所示 图 8-18 nbsp;CH0与CH1通道数据DQ、DM阻抗线 2、所有通道地址、控制单端信号阻抗40欧姆如图8-19所示 图 8-19 nbsp;CH0与CH1通道地址、控制阻抗线 3、CKE单端信号阻抗50欧姆如图8-20所示 图 8-20 nbsp;CH0与CH1通道CKE阻抗线 4、所有通道数据锁存信号DQS与时钟差分信号阻抗80欧姆如果叠层无法满足80欧目标阻抗至少保证阻抗满足90ohm ±10%如图8-21所示 图 8-21 nbsp;CH0与CH1通道DQS与CLK差分阻抗线 DDR电路PCB布局布线要求 1、由于RK3588 DDR接口速率最高达4266MbpsPCB 设计难度大所以强烈建议使用瑞芯微原厂提供的 DDR 模板和对应的 DDR 固件。DDR 模板是经过严格的仿真和测试验证后发布的。在单板PCB设计空间足够的情况下优先考虑留出DDR电路模块所需要的布局布线空间拷贝瑞芯微原厂提供的 DDR 模板包含芯片与DDR颗粒相对位置、电源滤波电容位置、铺铜间距等完全保持一致。如图8-22至8-29所示。 2、如果自己设计 PCB请参考以下PCB 设计建议强烈建议进行仿真优化然后与瑞芯微原厂FAE进行确认,确认没问题以后在进行打样调试。
CPU 管脚对应的 GND 过孔数量建议严格参考模板设计不能删减 GND 过孔。8 层通孔的 PCB模板CPU 管脚 GND 过孔设计如图8-30所示黄色为DDR管脚信号地管脚为红色 图 8-30 nbsp;RK3588地过孔示意图 信号换层前后参考层都为 GND 平面时在信号过孔 25mil过孔和过孔的中心间距范围内需要添加 GND 回流过孔(黄色为DDR信号红色为GND信号)改善信号回流路径GND 过孔需要把信号换层前后 GND 参考平面连接起来。一个信号过孔至少要有一个 GND 回流过孔尽可能增加 GND 回流过孔数量可以进一步改善信号质量如图8-31所示 图 8-31 nbsp;信号换层添加地过孔示意图 GND 过孔和信号过孔的位置会影响信号质量建议 GND 过孔和信号过孔交叉放置如图8-32所示虽然同样是 4 个 GND 回流过孔4 个信号过孔在一起的情况要避免这种情况下过孔的串扰最大 图 8-32 nbsp;回流地过孔的位置示意图 8 层板建议 DDR 信号走第一层、第六层、第八层。DQ、DQS、地址和控制信号、CLK 信号都参考完整的 GND 平面。如果 GND 平面不完整将会对信号质量造成很大的影响
如图8-33所示当过孔导致信号参考层破裂时可以考虑用 GND 走线优化下参考层改善信号质量 图 8-33 nbsp;地平面割裂补全示意图 绕线自身的串扰会影响信号延时走线绕等长时注意按图8-34所示 图 8-34 nbsp;蛇形走线示意图 在做等长时需要考虑过孔的延时如图8-35所示 图 8-35 nbsp;过孔延迟示意图 非功能焊盘会破坏铜皮以及增大过孔的寄生电容需要删除过孔的非功能焊盘做无盘设计
走线距离过孔越近参考平面越差走线距离过孔钻孔距离建议≧8mil有空间的地方增大间距
调整过孔位置优化平面的裂缝不要造成平面割裂起到改善回流路径的作用如图8-36所示 图 8-36 nbsp;过孔优化示意图 DQS、CLK、WCLK 信号需要做包地处理包地线或铜皮建议每隔≦400mil打一个 GND 过孔如图8-37所示 图 8-37 nbsp;差分信号包地示意图 对于 VDD_DDR 电源DCDC 区域电源换层时建议打≧6 个 0503 过孔
对于 VDDQ_DDR 电源DCDC 区域电源换层时建议打≧6 个 0503 过孔
对于 VDD2_DDR 电源DCDC 区域电源换层时建议打≧6 个 0503 过孔
对于 VDD1_1V8_DDR 电源电源平面换层时建议至少打≧2 个 0402 过孔
每个电容焊盘建议至少一个过孔对于 0603 或者 0805 封装的电容建议一个焊盘对应两个过孔过孔的位置要靠近管脚放置减小回路电感。 DDR电路PCB设计时序要求
由于 8 层板表层和内层都有走线。无论是单端信号还是差分信号表层走线和内层走线速率有差异。表层走线单端信号和差分信号速率有差异。内层走线单端信号和差分信号差异较小。过孔速率和走线速率有差异为了减小速率差异对信号余量的影响设计规则需要按等延时来要求。PCB 设计时需要按实际制板的叠层设置叠层参数同时把封装延时和过孔延时考虑进来具体的时序要求如表8-3所示。 表8-3 LPDDR4阻抗、时序表
声明本文凡亿教育原创文章转载请注明来源
