洛阳做网站公司汉狮价格,wordpress移动端悬浮导航,网站开发招商计划书,网站转移权重FPGA模块越写越多#xff0c;规范性和可移植性却堪忧。要是有一个工具可以根据模块接口描述文件生成verilog和c头文件就好了。苦苦搜寻找到了几款免费的工具#xff0c;SystemRDL、cheby和rggen。笔者学习了下cheby和reksio#xff0c;reksio是gui版的cheby#xff0c;这是…FPGA模块越写越多规范性和可移植性却堪忧。要是有一个工具可以根据模块接口描述文件生成verilog和c头文件就好了。苦苦搜寻找到了几款免费的工具SystemRDL、cheby和rggen。笔者学习了下cheby和reksioreksio是gui版的cheby这是是欧洲核子研究中心 (CERN)的控制电子和机电一体化 (CEM) 部门开源的接口生成工具使用体验非常棒直接看效果。
1、使用reksio图形软件描述寄存器属性Noders tree面板中是寄存器的树形结构描述可以灵活添加各种对象如block、regAttributes面板是每个对象具有的属性可以在此界面修改属性右下角的Children overview中是子对象的的整体预览2、生成sv格式接口包装
使用cheby命令自动生成sv代码sdma.sv中将axi总线命令转换成了寄存器的读写
cheby --hdlsv --gen-hdlsdma.sv -i sdma.yaml3、生成c头文件
使用cheby命令自动生成c头文件代码
cheby --gen-csdma.h -i sdma.yaml4、生成模块接口文档
这个功能就niub了能直接生成接口文档再也不用担心接口文档写错了。
cheby --gen-docsdma.html -i sdma.yaml最后附上以上工具源码位置
https://gitlab.cern.ch/be-cem-edl/common/cheby
https://gitlab.cern.ch/Cheburashka/reksio
