博兴专业做网站,住房和城乡建设部机关服务中心,医程通 网站做的太,营销平台网站建设文章目录 1、如何选择PCB 板材#xff1f;2、如何避免高频干扰#xff1f;3、在高速设计中#xff0c;如何解决信号的完整性问题#xff1f;4、差分布线方式是如何实现的#xff1f;5、对于只有一个输出端的时钟信号线#xff0c;如何实现差分布线#xff1f;6、接收端差… 文章目录 1、如何选择PCB 板材2、如何避免高频干扰3、在高速设计中如何解决信号的完整性问题4、差分布线方式是如何实现的5、对于只有一个输出端的时钟信号线如何实现差分布线6、接收端差分线对之间可否加一匹配电阻7、为何差分对的布线要靠近且平行8、如何处理实际布线中的一些理论冲突的问题9、如何解决高速信号的手工布线和自动布线之间的矛盾10、关于test coupon。11、在高速PCB 设计中信号层的空白区域可以敷铜而多个信号层的敷铜在接地和接电源上应如何分配12、是否可以把电源平面上面的信号线使用微带线模型计算特性阻抗电源和地平面之间的信号是否可以使用带状线模型计算13、在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗14、添加测试点会不会影响高速信号的质量15、若干PCB 组成系统各板之间的地线应如何连接16、能介绍一些国外关于高速PCB 设计的技术书籍和数据吗17、两个常被参考的特性阻抗公式18、差分信号线中间可否加地线19、刚柔板设计是否需要专用设计软件与规范国内何处可以承接该类电路板加工20、适当选择PCB 与外壳接地的点的原则是什么21、电路板DEBUG 应从那几个方面着手22、在电路板尺寸固定的情况下如果设计中需要容纳更多的功能就往往需要提高PCB 的走线密度但是这样有可能导致走线的相互干扰增强同时走线过细也使阻抗无法降低请专家介绍在高速100MHz高密度PCB 设计中的技巧23、模拟电源处的滤波经常是用LC 电路。但是为什么有时LC 比RC 滤波效果差24、滤波时选用电感电容值的方法是什么25、如何尽可能的达到EMC 要求又不致造成太大的成本压力26、当一块PCB 板中有多个数/模功能块时常规做法是要将数/模地分开原因何在27、另一种作法是在确保数/模分开布局且数/模信号走线相互不交叉的情况下整个PCB板地不做分割数/模地都连到这个地平面上。道理何在28、在高速PCB 设计原理图设计时如何考虑阻抗匹配问题29、哪里能提供比较准确的IBIS 模型库30、在高速PCB 设计时设计者应该从那些方面去考虑EMC、EMI 的规则呢31、如何选择EDA 工具32、请推荐一种适合于高速信号处理和传输的EDA 软件。33、对PCB 板各层含义的解释34、2G 以上高频PCB 设计走线排版应重点注意哪些方面35、2G 以上高频PCB 设计微带的设计应遵循哪些规则36、对于全数字信号的PCB板上有一个80MHz 的钟源。除了采用丝网接地外为了保证有足够的驱动能力还应该采用什么样的电路进行保护37、如果用单独的时钟信号板一般采用什么样的接口来保证时钟信号的传输受到的影响小38、27MSDRAM 时钟线80M-90M这些时钟线二三次谐波刚好在VHF 波段从接收端高频窜入后干扰很大。除了缩短线长以外还有那些好办法39、什么是走线的拓扑架构40、怎样调整走线的拓扑架构来提高信号的完整性41、怎样通过安排叠层来减少EMI 问题42、为何要铺铜43、在一个系统中包含了dsp 和pld请问布线时要注意哪些问题呢44、除protel 工具布线外还有其他好的工具吗45、什么是“信号回流路径”46、如何对接插件进行SI 分析47、请问端接的方式有哪些48、采用端接匹配的方式是由什么因素决定的49、采用端接匹配的方式有什么规则51、在数字和模拟并存的系统中有2 种处理方法一个是数字地和模拟地分开比如在地层数字地是独立地一块模拟地独立一块单点用铜皮或FB 磁珠连接而电源不分开另一种是模拟电源和数字电源分开用FB 连接而地是统一地地。请问李先生这两种方法效果是否一样52、安规问题FCC、EMC 的具体含义是什么53、何谓差分布线54、PCB 仿真软件有哪些55、PCB 仿真软件是如何进行LAYOUT 仿真的56、在布局、布线中如何处理才能保证50M 以上信号的稳定性57、室外单元的射频部分中频部分乃至对室外单元进行监控的低频电路部分往往采用部署在同一PCB 上请问对这样的PCB 在材质上有何要求如何防止射频中频乃至低频电路互相之间的干扰58、对于射频部分中频部分和低频电路部分部署在同一PCB 上mentor 有什么解决方案59、在一块12 层PCb 板上有三个电源层2.2v3.3v5v将三个电源各作在一层地线该如何处理60、PCB 在出厂时如何检查是否达到了设计工艺要求61、在芯片选择的时候是否也需要考虑芯片本身的esd 问题63、如果仿真器用一个电源pcb 板用一个电源这两个电源的地是否应该连在一起64、一个电路由几块pcb 板构成他们是否应该共地65、设计一个手持产品带LCD外壳为金属。测试ESD 时无法通过ICE-1000-4-2 的测试CONTACT 只能通过1100VAIR 可以通过6000V。ESD 耦合测试时水平只能可以通过3000V垂直可以通过4000V 测试。CPU 主频为33MHZ。有什么方法可以通过ESD 测试66、设计一个含有DSPPLD 的系统该从那些方面考虑ESD 经验之谈·高频PCB电路设计常见的66个问题
随着电子技术快速发展以及无线通信技术在各领域的广泛应用高频、高速、高密度已逐步成为现代电子产品的显著发展趋势之一。信号传输高频化和高速数字化迫使PCB走向微小孔与埋/盲孔化、导线精细化、介质层均匀薄型化高频高速高密度多层PCB设计技术已成为一个重要的研究领域。作者根据多年在硬件设计工作中的经验总结一些高频电路的设计技巧及注意事项供大家参考。
1、如何选择PCB 板材
选择PCB 板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB 板子(大于GHz 的频率)时这材质问题会比较重要。例如现在常用的FR-4 材质在几个GHz 的频率时的介质损耗(dielectric loss)会对信号衰减有很大的影响可能就不合用。就电气而言要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。
2、如何避免高频干扰
避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离或加ground guard/shunt traces 在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。
3、在高速设计中如何解决信号的完整性问题
信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)走线的特性阻抗负载端的特性走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。
4、差分布线方式是如何实现的
差分对的布线有两点要注意一是两条线的长度要尽量一样长另一是两线的间距(此间距由差分阻抗决定)要一直保持不变也就是要保持平行。平行的方式有两种一为两条线走在同一走线层(side-by-side)一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side(并排并肩) 实现的方式较多。
5、对于只有一个输出端的时钟信号线如何实现差分布线
要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。
6、接收端差分线对之间可否加一匹配电阻
接收端差分线对间的匹配电阻通常会加其值应等于差分阻抗的值。这样信号质量会好些。
7、为何差分对的布线要靠近且平行
对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近差分阻抗就会不一致就会影响信号完整性(signal integrity)及时间延迟(timing delay)。
8、如何处理实际布线中的一些理论冲突的问题
基本上将模/数地分割隔离是对的。要注意的是信号走线尽量不要跨过有分割的地方(moat)还有不要让电源和信号的回流电流路径(returning current path)变太大。
晶振是模拟的正反馈振荡电路要有稳定的振荡信号必须满足loop gain 与phase 的规范而这模拟信号的振荡规范很容易受到干扰即使加ground guard traces 可能也无法完全隔离干扰。而且离的太远地平面上的噪声也会影响正反馈振荡电路。所以一定要将晶振和芯片的距离进可能靠近。
确实高速布线与EMI 的要求有很多冲突。但基本原则是因EMI 所加的电阻电容或ferrite bead不能造成信号的一些电气特性不符合规范。所以最好先用安排走线和PCB 迭层的技巧来解决或减少EMI的问题如高速信号走内层。最后才用电阻电容或ferrite bead 的方式以降低对信号的伤害。
9、如何解决高速信号的手工布线和自动布线之间的矛盾
现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。例如是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式能否控制差分对的走线间距等。这会影响到自动布线出来的走线方式是否能符合设计者的想法。另外手动调整布线的难易也与绕线引擎的能力有绝对的关系。例如走线的推挤能力过孔的推挤能力甚至走线对敷铜的推挤能力等等。所以选择一个绕线引擎能力强的布线器才是解决之道。
10、关于test coupon。
test coupon 是用来以TDR (Time Domain Reflectometer) 测量所生产的PCB 板的特性阻抗是否满足设计需求。一般要控制的阻抗有单根线和差分对两种情况。所以test coupon 上的走线线宽和线距(有差分对时)要与所要控制的线一样。最重要的是测量时接地点的位置。为了减少接地引线(ground lead)的电感值TDR 探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)所以test coupon 上量测信号的点跟接地点的距离和方式要符合所用的探棒。
11、在高速PCB 设计中信号层的空白区域可以敷铜而多个信号层的敷铜在接地和接电源上应如何分配
一般在空白区域的敷铜绝大部分情况是接地。只是在高速信号线旁敷铜时要注意敷铜与信号线的距离因为所敷的铜会降低一点走线的特性阻抗。也要注意不要影响到它层的特性阻抗例如在dual strip line 的结构时。
12、是否可以把电源平面上面的信号线使用微带线模型计算特性阻抗电源和地平面之间的信号是否可以使用带状线模型计算
是的在计算特性阻抗时电源平面跟地平面都必须视为参考平面。例如四层板: 顶层-电源层-地层-底层这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。
13、在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗
一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外如果走线太密且加测试点的规范比较严则有可能没办法自动对每段线都加上测试点当然需要手动补齐所要测试的地方。
14、添加测试点会不会影响高速信号的质量
至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用在线既有的穿孔(via or DIP pin)当测试点)可能加在在线或是从在线拉一小段线出来。前者相当于是加上一个很小的电容在在线后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。
15、若干PCB 组成系统各板之间的地线应如何连接
各个PCB 板子相互连接之间的信号或电源在动作时例如A 板子有电源或信号送到B 板子一定会有等量的电流从地层流回到A 板子(此为Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以在各个不管是电源或信号相互连接的接口处分配给地层的管脚数不能太少以降低阻抗这样可以降低地层上的噪声。另外也可以分析整个电流环路尤其是电流较大的部分调整地层或地线的接法来控制电流的走法(例如在某处制造低阻抗让大部分的电流从这个地方走)降低对其它较敏感信号的影响。
16、能介绍一些国外关于高速PCB 设计的技术书籍和数据吗
现在高速数字电路的应用有通信网路和计算器等相关领域。在通信网路方面PCB 板的工作频率已达GHz 上下叠层数就我所知有到40 层之多。计算器相关应用也因为芯片的进步无论是一般的PC 或服务器(Server)板子上的最高工作频率也已经达到400MHz (如Rambus) 以上。因应这高速高密度走线需求盲埋孔(blind/buried vias)、mircrovias 及build-up 制程工艺的需求也渐渐越来越多。这些设计需求都有厂商可大量生产。
17、两个常被参考的特性阻抗公式
微带线(microstrip) Z{87/[sqrt(Er1.41)]}ln[5.98H/(0.8WT)] 其中W 为线宽T 为走线的铜皮厚度H 为走线到参考平面的距离Er 是PCB 板材质的介电常数(dielectric constant)。此公式必须在0.1(W/H)2.0 及1(Er)15 的情况才能应用。
带状线(stripline) Z[60/sqrt(Er)]ln{4H/[0.67π(T0.8W)]} 其中H 为两参考平面的距离并且走线位于两参考平面的中间。此公式必须在W/H0.35 及T/H0.25 的情况才能应用。
18、差分信号线中间可否加地线
差分信号中间一般是不能加地线。因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合(coupling)所带来的好处如flux cancellation抗噪声(noise immunity)能力等。若在中间加地线便会破坏耦合效应。
19、刚柔板设计是否需要专用设计软件与规范国内何处可以承接该类电路板加工
可以用一般设计PCB 的软件来设计柔性电路板(Flexible Printed Circuit)。一样用Gerber 格式给FPC厂商生产。由于制造的工艺和一般PCB 不同各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)有其限制。除此之外可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网“FPC”当关键词查询应该可以找到。
20、适当选择PCB 与外壳接地的点的原则是什么
选择PCB 与外壳接地点选择的原则是利用chassis ground 提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground 做连接以尽量缩小整个电流回路面积也就减少电磁辐射。
21、电路板DEBUG 应从那几个方面着手
就数字电路而言首先先依序确定三件事情1. 确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。2. 确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。3. 确认reset 信号是否达到规范要求。这些都正常的话芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与bus protocol 来debug。
22、在电路板尺寸固定的情况下如果设计中需要容纳更多的功能就往往需要提高PCB 的走线密度但是这样有可能导致走线的相互干扰增强同时走线过细也使阻抗无法降低请专家介绍在高速100MHz高密度PCB 设计中的技巧
在设计高速高密度PCB 时串扰(crosstalk interference)确实是要特别注意的因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方
控制走线特性阻抗的连续与匹配。
走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响找出可容忍的最小间距。不同芯片信号的结果可能不同。
选择适当的端接方式。
避免上下相邻两层的走线方向相同甚至有走线正好上下重叠在一起因为这种串扰比同层相邻走线的情形还大。
利用盲埋孔(blind/buried via)来增加走线面积。但是PCB 板的制作成本会增加。在实际执行时确实很难达到完全平行与等长不过还是要尽量做到。
除此以外可以预留差分端接和共模端接以缓和对时序与信号完整性的影响。
23、模拟电源处的滤波经常是用LC 电路。但是为什么有时LC 比RC 滤波效果差
LC 与RC 滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低而电感值又不够大这时滤波效果可能不如RC。但是使用RC 滤波要付出的代价是电阻本身会耗能效率较差且要注意所选电阻能承受的功率。
24、滤波时选用电感电容值的方法是什么
电感值的选用除了考虑所想滤掉的噪声频率外还要考虑瞬时电流的反应能力。如 果LC 的输出端会有机会需要瞬间输出大电流则电感值太大会阻碍此大电流流经此电感的速度增加纹波噪声(ripple noise)。电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小电容值会较大。而电容的ESR/ESL 也会有影响。另外如果这LC 是放在开关式电源(switching regulation power)的输出端时还要注意此LC 所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。
25、如何尽可能的达到EMC 要求又不致造成太大的成本压力
PCB 板上会因EMC 而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故。除此之外通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。以下仅就PCB 板的设计技巧提供几个降低电路产生的电磁辐射效应。
尽可能选用信号斜率(slew rate)较慢的器件以降低信号所产生的高频成分。
注意高频器件摆放的位置不要太靠近对外的连接器。
注意高速信号的阻抗匹配走线层及其回流电流路径(return current path)以减少高频的反射与辐射。
在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。
对外的连接器附近的地可与地层做适当分割并将连接器的地就近接到chassis ground。
可适当运用ground guard/shunt traces 在一些特别高速的信号旁。但要注意guard/shunt traces 对走线特性阻抗的影响。
电源层比地层内缩20HH 为电源层与地层之间的距离。
26、当一块PCB 板中有多个数/模功能块时常规做法是要将数/模地分开原因何在
将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近则即使数模信号不交叉模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。
27、另一种作法是在确保数/模分开布局且数/模信号走线相互不交叉的情况下整个PCB板地不做分割数/模地都连到这个地平面上。道理何在
数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头若数模信号走线交叉则返回电流所产生的噪声便会出现在模拟电路区域内。
28、在高速PCB 设计原理图设计时如何考虑阻抗匹配问题
在设计高速PCB 电路时阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系例如是走在表面层(microstrip)或内层(stripline/double stripline)与参考层(电源层或地层)的距离走线宽度PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况这时候在原理图上只能预留一些terminators(端接)如串联电阻等来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。
29、哪里能提供比较准确的IBIS 模型库
IBIS 模型的准确性直接影响到仿真的结果。基本上IBIS 可看成是实际芯片I/O buffer 等效电路的电气特性数据一般可由SPICE 模型转换而得(亦可采用测量但限制较多)而SPICE 的数据与芯片制造有绝对的关系所以同样一个器件不同芯片厂商提供其SPICE 的数据是不同的进而转换后的IBIS 模型内之数据也会随之而异。也就是说如果用了A 厂商的器件只有他们有能力提供他们器件准确模型数据因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS 不准确只能不断要求该厂商改进才是根本解决之道。
30、在高速PCB 设计时设计者应该从那些方面去考虑EMC、EMI 的规则呢
一般EMI/EMC 设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面。前者归属于频率较高的部分(30MHz)后者则是较低频的部分(30MHz)。所以不能只注意高频而忽略低频的部分。一个好的EMI/EMC 设计必须一开始布局时就要考虑到器件的位置PCB 叠层的安排重要联机的走法器件的选择等如果这些没有事前有较佳的安排事后解决则会事倍功半增加成本. 例如时钟产生器的位置尽量不要靠近对外的连接器高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射器件所推的信号之斜率(slew rate)尽量小以减低高频成分选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声。另外注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance 尽量小)以减少辐射。还可以用分割地层的方式以控制高频噪声的范围。最后适当的选择PCB 与外壳的接地点(chassis ground)。
31、如何选择EDA 工具
目前的pcb 设计软件中热分析都不是强项所以并不建议选用其它的功能1.3.4 可以选择PADS或Cadence 性能价格比都不错。PLD 的设计的初学者可以采用PLD 芯片厂家提供的集成环境在做到百万门以上的设计时可以选用单点工具。
32、请推荐一种适合于高速信号处理和传输的EDA 软件。
常规的电路设计INNOVEDA 的PADS 就非常不错且有配合用的仿真软件而这类设计往往占据了70%的应用场合。在做高速电路设计模拟和数字混合电路采用Cadence 的解决方案应该属于性能价格比较好的软件当然Mentor 的性能还是非常不错的特别是它的设计流程管理方面应该是最为优秀的。大唐电信技术专家 王升
33、对PCB 板各层含义的解释
Topoverlay–顶层器件名称也叫top silkscreen 或者top component legend比如R1 C5
IC10.bottomoverlay–同理multilayer–如果你设计一个4 层板你放置一个free pad or via定义它作为multilay 那么它的pad 就会自动出现在4 个层 上如果你只定义它是top layer那么它的pad 就会只出现在顶层上。
34、2G 以上高频PCB 设计走线排版应重点注意哪些方面
2G 以上高频PCB 属于射频电路设计不在高速数字电路设计讨论范围内。而 射频电路的布局layout)和布线routing)应该和原理图一起考虑的因为布局布线都会造成分布效应。而且射频电路设计一些无源器件是通过参数化定义特殊形状铜箔实现因此要求EDA 工具能够提供参数化器件能够编辑特殊形状铜箔。Mentor 公司的boardstation 中有专门的RF 设计模块能够满足这些要求。而且一般射频设计要求有专门射频电路分析工具业界最著名的是agilent 的 eesoft和Mentor 的工具有很好的接口。
35、2G 以上高频PCB 设计微带的设计应遵循哪些规则
射频微带线设计需要用三维场分析工具提取传输线参数。所有的规则应该在这个场提取工具中规定。
36、对于全数字信号的PCB板上有一个80MHz 的钟源。除了采用丝网接地外为了保证有足够的驱动能力还应该采用什么样的电路进行保护
确保时钟的驱动能力不应该通过保护实现一般采用时钟驱动芯片。一般担心时钟驱动能力是因为多个时钟负载造成。采用时钟驱动芯片将一个时钟信号变成几个采用点到点的连接。选择驱动芯片除了保证与负载基本匹配信号沿满足要求一般时钟为沿有效信号在计算系统时序时要算上时钟在驱动芯片内时延。
37、如果用单独的时钟信号板一般采用什么样的接口来保证时钟信号的传输受到的影响小
时钟信号越短传输线效应越小。采用单独的时钟信号板会增加信号布线长度。而且单板的接地供电也是问题。如果要长距离传输建议采用差分信号。LVDS 信号可以满足驱动能力要求不过您的时钟不是太快没有必要。
38、27MSDRAM 时钟线80M-90M这些时钟线二三次谐波刚好在VHF 波段从接收端高频窜入后干扰很大。除了缩短线长以外还有那些好办法
如果是三次谐波大二次谐波小可能因为信号占空比为50%因为这种情况下信号没有偶次谐波。这时需要修改一下信号占空比。此外对于如果是单向的时钟信号一般采用源端串联匹配。这样可以抑制二次反射但不会影响时钟沿速率。源端匹配值可以采用下图公式得到。
39、什么是走线的拓扑架构
Topology有的也叫routing order对于多端口连接的网络的布线次序。
40、怎样调整走线的拓扑架构来提高信号的完整性
这种网络信号方向比较复杂因为对单向双向信号不同电平种类信号拓朴影响都不一样很难说哪种拓朴对信号质量有利。而且作前仿真时采用何种拓朴对工程师要求很高要求对电路原理信号类型甚至布线难度等都要了解。
41、怎样通过安排叠层来减少EMI 问题
首先EMI 要从系统考虑单凭PCB 无法解决问题。层迭对EMI 来讲我认为主要是提供信号最短回流路径减小耦合面积抑制差模干扰。另外地层与电源层紧耦合适当比电源层外延对抑制共模干扰有好处。
42、为何要铺铜
一般铺铜有几个方面原因。1EMC.对于大面积的地或电源铺铜会起到屏蔽作用有些特殊地如PGND 起到防护作用。1PCB 工艺要求。一般为了保证电镀效果或者层压不变形对于布线较少的PCB 板层铺铜。3信号完整性要求给高频数字信号一个完整的回流路径并减少直流网络的布线。当然还有散热特殊器件安装要求铺铜等等原因。
43、在一个系统中包含了dsp 和pld请问布线时要注意哪些问题呢
看你的信号速率和布线长度的比值。如果信号在传输在线的时延和信号变化沿时间可比的话就要考虑信号完整性问题。另外对于多个DSP时钟数据信号走线拓普也会影响信号质量和时序需要关注。
44、除protel 工具布线外还有其他好的工具吗
至于工具除了PROTEL还有很多布线工具如MENTOR 的WG2000EN2000 系列和powerpcbCadence 的allegrozuken 的cadstarcr5000 等各有所长。
45、什么是“信号回流路径”
信号回流路径即return current。高速数字信号在传输时信号的流向是从驱动器沿PCB 传输线到负载再由负载沿着地或电源通过最短路径返回驱动器端。这个在地或电源上的返回信号就称信号回流路径。Dr.Johson 在他的书中解释高频信号传输实际上是对传输线与直流层之间包夹的介质电容充电的过程。SI 分析的就是这个围场的电磁特性以及他们之间的耦合。
46、如何对接插件进行SI 分析
在IBIS3.2 规范中有关于接插件模型的描述。一般使用EBD 模型。如果是特殊板如背板需要SPICE 模型。也可以使用多板仿真软件HYPERLYNX 或IS_multiboard建立多板系统时输入接插件的分布参数一般从接插件手册中得到。当然这种方式会不够精确但只要在可接受范围内即可。
47、请问端接的方式有哪些
端接terminal也称匹配。一般按照匹配位置分有源端匹配和终端匹配。其中源端匹配一般为电阻串联匹配终端匹配一般为并联匹配方式比较多有电阻上拉电阻下拉戴维南匹配AC 匹配肖特基二极管匹配。
48、采用端接匹配的方式是由什么因素决定的
匹配采用方式一般由BUFFER 特性拓普情况电平种类和判决方式来决定也要考虑信号占空比系统功耗等。
49、采用端接匹配的方式有什么规则
数字电路最关键的是时序问题加匹配的目的是改善信号质量在判决时刻得到可以确定的信号。对于电平有效信号在保证建立、保持时间的前提下信号质量稳定对延有效信号在保证信号延单调性前提下信号变化延速度满足要求。Mentor ICX 产品教材中有关于匹配的一些资料。另外《High Speed Digital design a hand book of blackmagic》有一章专门对terminal 的讲述从电磁波原理上讲述匹配对信号完整性的作用可供参考。
50、能否利用器件的IBIS 模型对器件的逻辑功能进行仿真如果不能那么如何进行电路的板级和系统级仿真
IBIS 模型是行为级模型不能用于功能仿真。功能仿真需要用SPICE 模型或者其他结构级模型。
51、在数字和模拟并存的系统中有2 种处理方法一个是数字地和模拟地分开比如在地层数字地是独立地一块模拟地独立一块单点用铜皮或FB 磁珠连接而电源不分开另一种是模拟电源和数字电源分开用FB 连接而地是统一地地。请问李先生这两种方法效果是否一样
应该说从原理上讲是一样的。因为电源和地对高频信号是等效的。
区分模拟和数字部分的目的是为了抗干扰主要是数字电路对模拟电路的干扰。但是分割可能造成信号回流路径不完整影响数字信号的信号质量影响系统EMC 质量。因此无论分割哪个平面要看这样作信号回流路径是否被增大回流信号对正常工作信号干扰有多大。现在也有一些混合设计不分电源和地在布局时按照数字部分、模拟部分分开布局布线避免出现跨区信号。
52、安规问题FCC、EMC 的具体含义是什么
FCC: federal communication commission 美国通信委员会 EMC: electro megnetic compatibility 电磁兼容 FCC 是个标准组织EMC 是一个标准。标准颁布都有相应的原因标准和测试方法。
53、何谓差分布线
差分信号有些也称差动信号用两根完全一样极性相反的信号传输一路数据依靠两根信号电平差进行判决。为了保证两根信号完全一致在布线时要保持并行线宽、线间距保持不变。
54、PCB 仿真软件有哪些
仿真的种类很多高速数字电路信号完整性分析仿真分析(SI) 常用软件有icxsignalvisionhyperlynxXTKspeectraquest 等。有些也用Hspice。
55、PCB 仿真软件是如何进行LAYOUT 仿真的
高速数字电路中为了提高信号质量降低布线难度一般采用多层板分配专门的电源层地层。
56、在布局、布线中如何处理才能保证50M 以上信号的稳定性
高速数字信号布线关键是减小传输线对信号质量的影响。因此100M 以上的高速信号布局时要求信号走线尽量短。数字电路中高速信号是用信号上升延时间来界定的。而且不同种类的信号如TTLGTLLVTTL确保信号质量的方法不一样。
57、室外单元的射频部分中频部分乃至对室外单元进行监控的低频电路部分往往采用部署在同一PCB 上请问对这样的PCB 在材质上有何要求如何防止射频中频乃至低频电路互相之间的干扰
混合电路设计是一个很大的问题。很难有一个完美的解决方案。
一般射频电路在系统中都作为一个独立的单板进行布局布线甚至会有专门的屏蔽腔体。而且射频电路一般为单面或双面板电路较为简单所有这些都是为了减少对射频电路分布参数的影响提高射频系统的一致性。相对于一般的FR4 材质射频电路板倾向与采用高Q 值的基材这种材料的介电常数比较小传输线分布电容较小阻抗高信号传输时延小。在混合电路设计中虽然射频数字电路做在同一块PCB 上但一般都分成射频电路区和数字电路区分别布局布线。之间用接地过孔带和屏蔽盒屏蔽。
58、对于射频部分中频部分和低频电路部分部署在同一PCB 上mentor 有什么解决方案
Mentor 的板级系统设计软件除了基本的电路设计功能外还有专门的RF 设计模块。在RF 原理图设计模块中提供参数化的器件模型并且提供和EESOFT 等射频电路分析仿真工具的双向接口在RF LAYOUT 模块中提供专门用于射频电路布局布线的图案编辑功能也有和EESOFT 等射频电路分析仿真工具的双向接口对于分析仿真后的结果可以反标回原理图和PCB。同时利用Mentor 软件的设计管理功能可以方便的实现设计复用设计派生和协同设计。大大加速混合电路设计进程。手机板是典型的混合电路设计很多大型手机设计制造商都利用Mentor 加安杰伦的eesoft 作为设计平台。
59、在一块12 层PCb 板上有三个电源层2.2v3.3v5v将三个电源各作在一层地线该如何处理
一般说来三个电源分别做在三层对信号质量比较好。因为不大可能出现信号跨平面层分割现象。跨分割是影响信号质量很关键的一个因素而仿真软件一般都忽略了它。对于电源层和地层对高频信号来说都是等效的。在实 际 中除了考虑信号质量外电 源 平 面 耦 合( 利 用相邻地平面降低电源平面交流阻抗)层迭对称都是需要考虑的因素。
60、PCB 在出厂时如何检查是否达到了设计工艺要求
很多PCB 厂家在PCB 加工完成出厂前都要经过加电的网络通断测试以确保所有联线正确。同时越来越多的厂家也采用x 光测试检查蚀刻或层压时的一些故障。对于贴片加工后的成品板一般采用ICT测试检查这需要在PCB 设计时添加ICT 测试点。如果出现问题也可以通过一种特殊的X 光检查设备排除是否加工原因造成故障。
61、在芯片选择的时候是否也需要考虑芯片本身的esd 问题
不论是双层板还是多层板都应尽量增大地的面积。在选择芯片时要考虑芯片本身的ESD 特性这些在芯片说明中一般都有提到而且即使不同厂家的同一种芯片性能也会有所不同。设计时多加注意考虑的全面一点做出电路板的性能也会得到一定的保证。但ESD 的问题仍然可能出现因此机构的防护对ESD 的防护也是相当重要的。
62、在做pcb 板的时候为了减小干扰地线是否应该构成闭和形式
在做PCB 板的时候一般来讲都要减小回路面积以便减少干扰布地线的时候也不应布成闭合形式而是布成树枝状较好还有就是要尽可能增大地的面积。
63、如果仿真器用一个电源pcb 板用一个电源这两个电源的地是否应该连在一起
如果可以采用分离电源当然较好因为如此电源间不易产生干扰但大部分设备是有具体要求的。既然仿真器和PCB 板用的是两个电源按我的想法是不该将其共地的。
64、一个电路由几块pcb 板构成他们是否应该共地
一个电路由几块PCB 构成多半是要求共地的因为在一个电路中用几个电源毕竟是不太实际的。但如果你有具体的条件可以用不同电源当然干扰会小些。
65、设计一个手持产品带LCD外壳为金属。测试ESD 时无法通过ICE-1000-4-2 的测试CONTACT 只能通过1100VAIR 可以通过6000V。ESD 耦合测试时水平只能可以通过3000V垂直可以通过4000V 测试。CPU 主频为33MHZ。有什么方法可以通过ESD 测试
手持产品又是金属外壳ESD 的问题一定比较明显LCD 也恐怕会出现较多的不良现象。如果没办法改变现有的金属材质则建议在机构内部加上防电材料加强PCB 的地同时想办法让LCD 接地。当然如何操作要看具体情况。
66、设计一个含有DSPPLD 的系统该从那些方面考虑ESD
就一般的系统来讲主要应考虑人体直接接触的部分在电路上以及机构上进行适当的保护。至于ESD 会对系统造成多大的影响那还要依不同情况而定。干燥的环境下ESD 现象会比较严重较敏感精细的系统ESD 的影响也会相对明显。虽然大的系统有时ESD 影响并不明显但设计时还是要多加注意尽量防患于未然。
