采购网站模板,提供网站建设的公司,徐州网站建设的特点,wordpress 微信 支付本文介绍使用KC705开发板进行MGT的IBERT测试。
KC705开发板
KC705开发板的图片如下图所示。FPGA芯片型号为XC7K325T-2FFG900C。
MGT
MGT是 Multi-Gigabit Transceiver的缩写#xff0c;是Multi-Gigabit Serializer/Deserializer (SERDES)的别称。MGT包含GTP、GTX、GTH、G…本文介绍使用KC705开发板进行MGT的IBERT测试。
KC705开发板
KC705开发板的图片如下图所示。FPGA芯片型号为XC7K325T-2FFG900C。
MGT
MGT是 Multi-Gigabit Transceiver的缩写是Multi-Gigabit Serializer/Deserializer (SERDES)的别称。MGT包含GTP、GTX、GTH、GTZ、GTY、GTM。在Kintex-7系列FPGA只有GTX。 根据UG810中介绍KC705上引出的16个GTX收发器分别是
Eight of the GTX transceivers are wired to the PCI Express® x8 endpoint edge connector (P1) fingersFour of the GTX transceivers are wired to the FMC HPC connector (J22)One GTX is wired to the FMC LPC connector (J2)One GTX is wired to SMA connectors (RX: J17, J18 TX: J19, J20)One GTX is wired to the SFP/SFP Module connector (P5)One GTX is used for the SGMII connection to the Ethernet PHY (U37)
7系列FPGA中的GTX收发器分为四个通道称为Quad。某Quad的参考时钟可以来源于上一个Quad或下一个Quad。KC705板上有4个GTX Quad具体连接如下表所示
Transceiver BankAssociated Net NameConnectionsMGT_BANK_115GTXE2_CHANNEL_X0Y0PCIe7GTXE2_CHANNEL_X0Y1PCIe6GTXE2_CHANNEL_X0Y2PCIe5GTXE2_CHANNEL_X0Y3PCIe4MGTREFCLK0N/CMGTREFCLK1PCIe_CLKMGT_BANK_116GTXE2_CHANNEL_X0Y4PCIe3GTXE2_CHANNEL_X0Y5PCIe2GTXE2_CHANNEL_X0Y6PCIe1GTXE2_CHANNEL_X0Y7PCIe0MGTREFCLK0Si5326MGTREFCLK1FMC LPC GBT_CLK0MGT_BANK_117GTXE2_CHANNEL_X0Y8SMAGTXE2_CHANNEL_X0Y9SGMIIGTXE2_CHANNEL_X0Y10SFP/SFPGTXE2_CHANNEL_X0Y11FMC LPC DP0MGTREFCLK0SGMII_CLKMGTREFCLK1SMA_CLKMGT_BANK_118GTXE2_CHANNEL_X0Y12FMC HPC DP0GTXE2_CHANNEL_X0Y13FMC HPC DP1GTXE2_CHANNEL_X0Y14FMC HPC DP2GTXE2_CHANNEL_X0Y15FMC HPC DP3MGTREFCLK0FMC HPC GBT_CLK0MGTREFCLK1FMC HPC GBT_CLK1
时钟
KC705板载的时钟源有以下几个
1. System Clock Source
系统时钟源为2.5V LVDS差分200 MHz振荡器SYSCLK_P——AD12SYSCLK_N——AD11。
2. Programmable User Clock Source
可编程用户时钟源为低抖动3.3V差分振荡器Si570USER_CLOCK_P——K28, USER_CLOCK_N——K29。上电默认输出频率为156.250 MHz可通过I2C接口在10MHz~810 MHz范围内调整输出频率。
3. User SMA Clock Input
连接关系 USER_SMA_CLOCK_P ——L25USER_SMA_CLOCK_N——K25。
4. GTX SMA Clock Input
连接关系 SMA_MGT_REFCLK_P——J8SMA_REFCLK_N——J7其连接至Bank 117 MGT参考时钟1。
5. Jitter Attenuated Clock
连接关系 REC_CLOCK_C_P——W27REC_CLOCK_C_N——W28。 SI5326_OUT_C_P——L8SI5326_OUT_C_N——L7连接至Bank 116 MGT参考时钟0。 SI5326_RST——SI5326_RST_LS——AE20。
6. SGMII GTX Transceiver Clock
ICS844021I为一个倍频系数固定为5的芯片故在此处其输出为125 MHz LVDS差分时钟。 连接关系SGMIICLK_Q0_P——G8SGMIICLK_Q0_N——G7连接至Bank 117 MGT参考时钟0。 IBERT IP核
Protocol Definition 在Protocol为Custom1时线速率LineRate、数据位宽DataWidth、参考时钟频率Refclk可自行指定。Quad Count取决于待测试的GTX是否位于同一个Bank。勾选Quad PLL则该Quad内的GTX共用一个QPLL不勾选则不同GTX使用不同的CPLL。QPLL和CPLL的关系示意图如下。
Protocol Selection 根据待测试的GT所位于的Bank号设置Protocol Selected。参考时钟Refclk可以来自于本Quad或上一个Quad或下一个Quad的参考时钟输入。在前面勾选Quad PLL的情况下TXUSERCLK Source可以任意设置。
Clock Settings 系统时钟System Clock可以选择前面所设置的GT参考时钟也可以选择外部参考时钟。
生成IP核示例工程 右击IP核后点击Open IP Example Design生成工程。
注意事项
生成IP核示例工程后查看综合后的Schematic和I/O Ports确认。 此时修改该工程中的IBERT IP核的GT参考时钟和系统时钟时引脚分配是不会发生改变的。
SMA回环测试
根据前面的介绍接下来进行KC705的GT测试。KC705上的J17和J66、J19和J20分别连接了Quad 117的GT的接收通道和发送通道。使用SMA连接线将J17与J19相连J66与J20相连。 生成并下载Bitstream点击Auto-detect links即可看到测试结果。 链路测试所用的回环方式一共有4种分别是 该4种方式在通信链路中对应的位置示意图如下。 点击Serial I/O Scans中的Create Scan创建扫描。 扫描后得到如下结果。
SFP回环测试
使用如图所示的回环器插到KC705开发板上的SFP/SFP连接器上。 注意到SPF/SFP所连接的GT收发器是X0Y10。
Transceiver BankAssociated Net NameConnectionsMGT_BANK_117GTXE2_CHANNEL_X0Y8SMAGTXE2_CHANNEL_X0Y9SGMIIGTXE2_CHANNEL_X0Y10SFP/SFPGTXE2_CHANNEL_X0Y11FMC LPC DP0MGTREFCLK0SGMII_CLKMGTREFCLK1SMA_CLK
再做一个MGT参考时钟的实验。方法是从其他博主那里学到的。 即是将SI570默认输出的156.250MHz的差分时钟输入引脚为K28和K29 通过USER_SMA_CLOCK引脚为L25和K25SMA头为J11和J12输出 然后通过SMA连接线接到SMA_MGT_REFCLKBank 117的参考时钟1引脚为J8和J7SMA头为J16和J15。 此时需要更改IBERT IP核中GTX的参考时钟频率和来源同时该SFP回环器最高支持10 Gbps于是我们也将线速率设置为10 Gbps。具体设置如下图所示。 接下来重新生成IBERT IP核示例工程。 在示例工程的顶层文件中添加如下代码。
input USER_CLOCK_P,
input USER_CLOCK_N,
output USER_SMA_CLOCK_P,
output USER_SMA_CLOCK_N,wire user_clock;
IBUFGDS u_user_clock(.I(USER_CLOCK_P),.IB(USER_CLOCK_N),.O(user_clock));wire user_clock_bufg;
BUFG u_BUFG_sysclk (.O(user_clock_bufg),.I(user_clock)
);OBUFDS u_OBUFDS_sysclk (.O (USER_SMA_CLOCK_P), .OB(USER_SMA_CLOCK_N), .I (user_clock_bufg)
);
同时在xdc文件中添加时钟约束和引脚约束。
create_clock -name user_clock -period 6.4 [get_ports USER_CLOCK_P]
create_clock -name user_sma_clock -period 6.4 [get_ports USER_SMA_CLOCK_P]
set_property PACKAGE_PIN K28 [get_ports USER_CLOCK_P]
set_property IOSTANDARD LVDS_25 [get_ports USER_CLOCK_P]
set_property PACKAGE_PIN L25 [get_ports USER_SMA_CLOCK_P]
set_property IOSTANDARD LVDS_25 [get_ports USER_SMA_CLOCK_P]综合后得到额外的RTL电路为。
生成并下载Bitstream链路正常锁定得到链路测试结果如下。 眼图扫描结果如下。
参考资料
kc705_Schematic_xtp132_rev1_1.pdfxtp200-kc705-ibert-c-2014-3.pdfug810_KC705_Eval_Bd.pdfug811_ChipScopeUsingIBERTwithAnalyzer.pdf
