手机网站首页模板,医院网站和微信公众号建设,学设计去哪个培训好,wordpress 301规则写在最前面#xff1a; 关于时序分析和约束的学习似乎是学习FPGA的一道分水岭#xff0c;似乎只有理解了时序约束才能算是真正入门了FPGA#xff0c;对于FPGA从业者或者未来想要从事FPGA开发的工程师来说#xff0c;时序约束可以说是一道躲不过去的坎#xff0c;所以从这篇…写在最前面 关于时序分析和约束的学习似乎是学习FPGA的一道分水岭似乎只有理解了时序约束才能算是真正入门了FPGA对于FPGA从业者或者未来想要从事FPGA开发的工程师来说时序约束可以说是一道躲不过去的坎所以从这篇文章开始我们来正式进行FPGA时序分析与约束的学习。 我们在设计FPGA的时候往往是进行多方面性能的权衡来实现设计的最优化在可实现的情况下我们一般会期望处理速率越快越好但是与理论不同在实际的硬件设计的时候一个逻辑上正确的设计仍然会因为现实世界中的实现问题而失败
一、组合电路的时序
1、组合电路的真实时延 在讨论数字电路层面的时候我们采用的是一种抽象化模型的方式这里我们以一个反相器为例 上图就是一个反相器抽象模型的例子可以看到当输入信号A发生变化时输出信号Y立即发生变化没有任何时延这是我们抽象化模型的理想情况。 但是在真实的硬件电路中输出会相对于输入有一个时间延迟晶体管需要变化的时间如下图 根据数据测定一个真实的反相器的延迟情况如下 这样的一个电路延迟根本上来自于 1在一个电路中的电容和电阻 2光速是有限的在纳秒尺度上不是那么快也就不能被认定为无穷大 任何影响这些数量的因素都可能改变延迟 1上升rising即0 - 1)与下降falling即1 - 0)的输入 2不同的输入有不同的延迟 3环境如温度等 4电路老化问题 我们从输入到输出都有一系列可能的延迟 。
2、从输入到输出Y的时延 这里首先我们来设定两个基本概念 Contamination delay (tcd) : 直到输出Y开始变化的时延 Propagation delay (tpd) : 直到输出Y结束变化的时延 对于一个组合电路来说tcd作为输出开始变化的时延其含义就是输入传播到输出的最短路径 Shortest Path相应的tpd就是输入传播到输出的最长路径 Longest Path。而我们又把最长路径称之为关键路径 Critical Path。 我们举个例子来帮助大家进行理解我们考虑不同门之间的时延是基本一致的 但是在我们实际设计的复杂电路中显然是不可能这么容易就最短/最长路径的计算 1一方面是并非所有的输入转换都会影响输出 2另一方面我们可能从一个输入到另一个输出有多个不同的路径。 在现实中我们的元器件也不是完全一样的首先制造上就不可能保证完全的一致然后又受限于多方面因素如环境元器件老化等的影响我们显然不可能要求每个元件参数都与其产品说明标准值一模一样。只能给定一个大致的标准范围。 因此对于设计者来说应该假设“最坏情况”条件来完成自己的世界然后运行许多统计模拟来平衡产量/性能。 3、组合逻辑时序总结 真实的组合逻辑电路与我们抽象的数字电路是不一样的真实的电路在输出相对于输入会有一定的延迟我们规定了
Contamination delay (tcd) : 直到输出Y开始变化的时延最小的可能时延 Propagation delay (tpd) : 直到输出Y结束变化的时延最大的可能时延 对于设计者来说应该假设“最坏情况”条件并运行许多统计模拟来平衡产量/性能。 二、输出毛刺Output Glitches 在考虑到输出相对于输入存在时延的情况那我们就不得不注意毛刺的发生可以说毛刺对于组合电路的设计来说是一个严峻的挑战。 毛刺Glitches : 一个输入的改变可能会引起多个输出的改变 我们以上图为例 B处数据从1变到0n2首先发生改变这个结果通过最快路径先被传递到了输出Y导致输出变化等到n1变化的结果通过慢路径被传递到输出Y结果再次变化这里就形成了一个毛刺最终输出Y会呈现一个短暂的0状态。 我们在数电中学过通过卡诺图的方式来优化电路消除毛刺这里不做展开。在这里我们考虑以下问题我们是不是每次都必须消除毛刺 考虑这个问题的原因在于消除毛刺意味着更大的资源和功率消耗同时也增加了设计者的设计难度无论有无小故障该电路最终都能保证收敛到正确的值。 答案是否定的我们并不是每一次都需要完全消除毛刺的存在。 1如果说我们只关心长期的稳态输出我们可以安全地忽略毛刺 2应该由设计者来决定毛刺在他们自己的应用程序中是否重要。
三、总结 本文中我们介绍了组合电路的时序问题定义了tcd和tpd两个重要参数明确了如何寻找一个组合逻辑电路的最短路径Shortest Path和最长路径Longest Path更常规的叫法是关键路径Critical Path然后我们分析了组合逻辑毛刺产生的原因及影响我们可以通过卡诺图的相关方式来优化电路消除毛刺但是这取决于设计者是否需要消除毛刺。 本文作为时序分析部分的第一篇文章带领大家初步认识了时序在电路中的存在形式和潜在影响接下来我们将针对时序逻辑电路的时序问题就行研究。
