怎么做360网站,wordpress前台未登录,私人做网站建设,网络推广的方法一、RTL级描述 RTL#xff08;Register Transfer Level#xff09;级#xff1a;寄存器#xff0b;组合逻辑#xff0c;其功能与时序用Verilog HDL#xff08;以下简称Verilog#xff09;或VHDL代码描述。 RTL描述包含了同步数字电路最重要的三个特征#xff1a;组合逻…一、RTL级描述 RTLRegister Transfer Level级寄存器组合逻辑其功能与时序用Verilog HDL以下简称Verilog或VHDL代码描述。 RTL描述包含了同步数字电路最重要的三个特征组合逻辑、寄存器和时钟控制。RTL级介于行为级与门级之间既可以让设计者关注于功能实现其代码又容易通过逻辑综合转换为门级网表。RTL结构和HDL语言的结合使逻辑综合得以实现。RTL编码是前端设计的最终结果其质量对逻辑综合乃至之后的设计起到关键作用。 二、Verilog与VHDL
VHDL源于Pasical和ADI语言系统级描述较强相对复杂、抽象FPGA 代码设计用得较多Verilog源于C语言门级描述较强相对简单、灵活、易于掌握ASIC设计用得较多其实FPGA用的也不少国内大部分还是用Verliog
三、不同层次的电路描述示例 我们以一个全加器为例看其在不同的层次下的电路描述方式
3.1 布尔描述 布尔描述一种逻辑表达形式直接简洁地描述了电路逻辑 3.2 门级描述 门级建模比较接近电路底层,设计时主要考虑使用到了哪些门,然后按照一定的顺序连接线组成一个大的电路,所以注重的是门的使用,关键的语法在于门的实例化引用。一个完整的门级描述实例一般包含模块定义、端口声明,内部连线声明,门级调用等几个部分。 3.3 RTL级描述 RTLRegister Transfer Level直译为寄存器转换级顾名思义也就是在这个级别下要描述各级寄存器时序逻辑中的寄存器以及寄存器之间的信号的是如何转换的时序逻辑中的组合逻辑。 通俗来讲RTL代码不是在“写代码”是在画电路结构。RTL代码需要“画”出输入输出端口各级寄存器寄存器之间的组合逻辑和前三者之间的连接。对于组合逻辑只需要软件级描述将其功能包装在“黑匣子”中即可无需考虑其门级结构。这也是在进行数字IC过程中最常用的方式。 3.4 行为级描述 行为级是RTL的上一层行为级是最符合人类逻辑思维方式的描述角度一般基于算法用C/C来描述。从行为级到RTL级的转换一般都是由IC设计人员手工翻译。行为级的描述更多的是采取直接赋值的形式只能看出结果看不出数据流的实际处理过程。其中又大量采用算术运算延迟等一些无法综合的语句。常常只用于验证仿真。但是在FPGA的开发过程中使用可综合的行为级描述还是很常见的。 四、不可综合的Verilog语法示例
不支持内嵌的时间控制如#delay、wait等因为综合工具会以延时最小为目标而不予理会你设定的延时 不支持initial语句0时刻起执行多用复位机制来实现电路信号的初始化 不支持repeat、forever等循环次数不确定无法综合成硬件的循环语句while、for循环语句不要用条件表达式的真假来中止循环而是用posedge clk或negedge clk来中止循环 不使用锁存器latch特别注意排除组合逻辑中隐含的锁存器这是RTL结构及DFT测试所要求的 不使用与不确定数x和高阻态z有关的操作运算符和语句如全等、不全等、casex和casez语句与此相对应的是尽量不使用三态门 作为测试向量Testbenchs的HDL约束与综合代码的HDL约束不同会更为宽松因此往往是不可综合的 在Verilog代码中不使用VHDL保留字在VHDL不使用Verilog的保留字这是为了便于二者的共享或相互转换
五、Verilog RTL编码规范 Verilog RTL编码书写风格示例 命名使用简短但有意义的信号、变量和端口的名称如用clk表示时钟、用rst表示复位信号、用rst_n表示低电平有效的复位信号以便代码自身就具有清晰的注释信息改善可读性。注释不能忽略注释一般注释行占总行数的20%~40%行内//、跨行/**/ 端口声明习惯上按逻辑顺序声明端口 。输入时钟、复位、使能、其他控制信号、输入数据 输出时钟、复位、使能、其他控制信号、输出数据变量声明一位的wire型变量无需声明对多位总线信号的声明却是必须的。对于所有的信号进行声明是一种好的编程习惯大小写建议信号名、变量名和端口名小写参数和用户定义类型大写代码长度每个HDL代码占用一行每行代码长度最好不要超过72个字符 下划线Verilog对下划线的使用没有明确规定建议在文件名、模块名、信号名中使用下划线而非空白符作为符号间隔 缩进适当地利用空白符进行缩进有助于理解大型设计使用缩进格式书写条件或循环部分代码增强代码的可读性每个缩进占两个空格为宜避免使用Tab键录入空白符 对于FPGA设计还需要注意 文件名与module名要一致一个文件一个module统一的复位方式异步复位上升沿有效无论软复位或硬复位尽量避免用低电平有效的信号尽量高电平有效状态机一定要采用三段式端口声明输入输出要分开最好要有区分输入输出的标示条件分支要写全。Case及if else等信号名不要过长不要超过32个字母所有寄存器都要复位且有初始值不允许使用门控时钟或门控的复位组合逻辑阻塞赋值时序逻辑非阻塞赋值内部信号避免出现三态避免出现latch多使用parameter增加修改的便利性连接同一端口的同一组信号尽量有公共的符号表示如dav\sop\eop等不允许将多个寄存器写到一个always里面要为每一个寄存器单独写一个always哪怕两个信号很相关要有写电路的意识不能是写软件的风格代码短按照横向思维每个信号都要仔细考虑考虑全。刚开始时尽量避免同一个寄存器在多个模块里面都赋值Multi Driver代码-电路写的时候一定明白什么样的代码产生什么样的电路设计流程设计目标分析-功能模块划分-确定关键电路时序和模块间时序-具体电路设计设计电路尤其是数字电路最关键的一环是设计各模块间的接口时序。这个工作必须在具体电路设计之前确定下来。综合的TOP_DOWN流程是对整个芯片加约束而综合的BOTTOM_UP流程是先把小模块做综合然后把综合好的模块用一个顶层的模块包进去再综合一次。电路较大时用BOTTOM_UP流程。时序是事先设计出来的而不是事后测出来的更不是凑出来的 同一逻辑可以用不同的RTL 描述来实现同一 RTL 描述可以用不同的门级电路来实现。这就为RTL 级的逻辑优化和综合中的门级优化提供了空间。一个好的RTL 编码比起一个差的 RTL 编码最后综合出的速度、面积和功耗可能会有一倍甚至更大的差异。逻辑优化不能单依靠综合工具RTL 代码的编程质量对综合优化的程度以及综合后电路的时序、面积甚至布线难度都有重要影响有人说决定了设计成功率的80% 因此设计者在 RTL 设计时必须对所编代码的可综合性以及对综合后电路性能甚至版图实现的影响有充分的预判并采用相应的对策。
