做图片网站 侵权,建站基础,西安有什么好玩的东西,视频网站开发应用到哪些技术IC君的第47篇原创文章上一篇文章时钟分频系列——偶数分频/奇数分频/分数分频#xff0c;IC君介绍了各种分频器的设计原理#xff0c;其中分数分频器较为复杂#xff0c;这一篇文章IC君再跟大家聊聊分数分频的具体设计实现。一个分数分频器由两部分组成#xff1a;以ZN和ZN… IC君的第47篇原创文章上一篇文章时钟分频系列——偶数分频/奇数分频/分数分频IC君介绍了各种分频器的设计原理其中分数分频器较为复杂这一篇文章IC君再跟大家聊聊分数分频的具体设计实现。一个分数分频器由两部分组成以ZN和ZN1为分频系数的多路分频器还有一个ACC计数器。1ZN/ZN1分频器设计ZN/ZN1分频器的设计包含了偶分频器和奇分频器首先定义ZN/ZN1分频器的模块名字MDIV。下图是MDIV的引脚信号的名字及功能定义废话不多说Verilog硬件描述语言实现MDIV的代码如下MDIV调用方法如下具体的仿真波形如下所示2ACC计数器设计ACC计数器就是控制做N次ZN分频和M次ZN1次分频具体控制过程可以分为以下几种情况第1种情况 先做N次ZN分频再做M次ZN1次分频第2种情况 先做M次ZN1次分频再做N次ZN分频第3种情况 把N次ZN分频平均插入到M次ZN1分频中第4种情况 把M次ZN1次分频平均插入到N次ZN分频中。组合N次ZN分频和M次ZN1次分频的情况很多。第1、2种情况前后时钟频率不太均匀因此相位抖动比较大第3、4种情况前后时钟频率均匀性稍好因此相位抖动会减小。下面以8.7分频为例子设计ACC计数器模块名ACCT下图为模块ACCT的引脚8.7分频的原理是用3次8分频和7次9分频的对应的时钟总时间来等效原时钟87个周期的总时间。下图选用前面所述的第3种情况把3次8分频平均地插入到7次9分频中这个过程也叫混频。采用第3种情况设计ACCT的Verilog代码代码如下所示代码的92-102行就是第3种情况混频修改98行的数字可以得到不同的混频。38.7分频器设计完成了模块MDIV 和ACCT之后就可以用组成一个8.7分频器这个分频器的模块名是FENDIV框图如下所示Verilog代码如下最终生成的clkout波形如下所示有兴趣的可以试试用MDIV 和ACCT设计一个10.3分频器IC君写一篇原创文章非常不容易麻烦大家转发、分享、点“在看”哦谢谢往期精彩回顾时钟分频系列——偶数分频/奇数分频/分数分频中秋快乐这款芯片有搞头吗Verdi使用技巧——搜索查找
