dedecms做网站全教程,oppo软件商店下载官方,网络营销优化推广公司,行业网站模版专栏前言 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点#xff0c;刷题网站用的是牛客网 分析 通过波形示意图我们可以发现#xff0c;当sel为0#xff0c;1#xff0c;2时#xff0c;输出mux_out分别为d3#xff0c;d2#xff0c;d1#xff0c;那么sel3… 专栏前言 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点刷题网站用的是牛客网 分析 通过波形示意图我们可以发现当sel为012时输出mux_out分别为d3d2d1那么sel3时输出一定为d0因此我们只需要用case语句分别判断输入的四种情况即可。 timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
//*************code***********//reg [1:0] mux_out_tmp ;always(*) begincase(sel) 2b00: mux_out_tmp d3 ; 2b01: mux_out_tmp d2 ; 2b10: mux_out_tmp d1 ; 2b11: mux_out_tmp d0 ; default: mux_out_tmp d3 ; endcaseend assign mux_out mux_out_tmp ; //*************code***********//
endmodule
